一種dfti總線編解碼電路的制作方法
【專利摘要】本實(shí)用新型涉及一種DFTI總線信號(hào)的編解碼電路。本實(shí)用新型DFTI總線信號(hào)編解碼電路在可編程邏輯器件上實(shí)現(xiàn)DFTI通訊。采用“MAX488+可編程邏輯器件”的芯片組合實(shí)現(xiàn)DFTI總線信號(hào)的接收解碼和發(fā)送編碼。通過(guò)硬件描述語(yǔ)言實(shí)現(xiàn)單通道的收發(fā)功能，然后在可編程邏輯器件上進(jìn)行多通道例化來(lái)實(shí)現(xiàn)多通道DFTI通訊能力。本實(shí)用新型DFTI總線通訊協(xié)議電路不僅實(shí)現(xiàn)了DFTI總線信號(hào)與并行數(shù)字信號(hào)的轉(zhuǎn)換，且無(wú)需使用專門的協(xié)議芯片，便于多通道集成，能夠有效節(jié)約印制板面積。
【專利說(shuō)明】—種DFTI總線編解碼電路

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于電子技術(shù)類，應(yīng)用于航空電子【技術(shù)領(lǐng)域】，特別是涉及一種DFTI總線編解碼電路。

【背景技術(shù)】
[0002]DFTI總線通訊技術(shù)應(yīng)用于各種航空機(jī)載設(shè)備上，是一種常用的數(shù)據(jù)通訊總線。
[0003]傳統(tǒng)的DFTI總線通訊一般采用現(xiàn)有的DFTI總線驅(qū)動(dòng)器、編解碼協(xié)議芯片、移位寄存器配合微處理器來(lái)實(shí)現(xiàn)。如一種現(xiàn)有的DFTI通訊技術(shù)由“HDI15530+MAX488”芯片組合實(shí)現(xiàn)I路接收I路發(fā)送。因而這種DFTI通訊需要的電路多，印制板占用面積大，難以滿足多通道、小型化的要求，而且這兩種方式的數(shù)據(jù)處理依賴處理器，會(huì)大量占用處理器的時(shí)間，效率較低。


【發(fā)明內(nèi)容】

[0004]發(fā)明目的:為了解決現(xiàn)有技術(shù)難以實(shí)現(xiàn)小型化多通道的問(wèn)題，本實(shí)用新型提供了一種在較小的面積上實(shí)現(xiàn)多通道通訊的DFTI總線信號(hào)編解碼電路。
[0005]技術(shù)方案:一種DFTI總線信號(hào)編解碼電路，基于相連的接收、發(fā)送驅(qū)動(dòng)芯片MAX488和可編程邏輯器件，所述可編程邏輯器件芯片內(nèi)集成有編碼器2、控制寄存器3、并串轉(zhuǎn)換器4、數(shù)據(jù)發(fā)送緩沖區(qū)5、解碼器7、串并轉(zhuǎn)換器8、數(shù)據(jù)接收緩沖區(qū)9，其中，發(fā)送電路經(jīng)驅(qū)動(dòng)器I與編碼器2相連，編碼器2與并串轉(zhuǎn)換器4以及數(shù)據(jù)發(fā)送緩沖區(qū)5順次相接，同時(shí)，所述編碼器2、并串轉(zhuǎn)換器4以及數(shù)據(jù)發(fā)送緩沖區(qū)5均與控制寄存器3相連，所述接收電路經(jīng)驅(qū)動(dòng)器I與可編程邏輯器件內(nèi)的解碼器7相連，解碼器7與串并轉(zhuǎn)換器8以及數(shù)據(jù)接收緩沖區(qū)9順次相接，所述解碼器7、串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖區(qū)5均與控制寄存器3相連，控制寄存器3、數(shù)據(jù)發(fā)送緩沖區(qū)5和數(shù)據(jù)接收緩沖區(qū)9均連接于數(shù)據(jù)總線10后與控制器6相接，所述的驅(qū)動(dòng)器I實(shí)現(xiàn)DFTI總線信號(hào)與TTL電平之間的轉(zhuǎn)換，所述的串行數(shù)據(jù)解碼器7將差分的DFTI數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，所述的串行數(shù)據(jù)編碼器2將要發(fā)送的串行數(shù)據(jù)按照DFTI格式進(jìn)行編碼發(fā)送，并串?dāng)?shù)據(jù)轉(zhuǎn)換器4和串并數(shù)據(jù)轉(zhuǎn)換器8分別將并行發(fā)送數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，以及將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，所述的數(shù)據(jù)接收緩沖區(qū)9和數(shù)據(jù)發(fā)送緩沖區(qū)5將數(shù)據(jù)打包存放；數(shù)據(jù)總線10的數(shù)據(jù)存放到數(shù)據(jù)發(fā)送緩沖區(qū)5中，并串轉(zhuǎn)換器4的并串轉(zhuǎn)換后再經(jīng)編碼器2的位編碼，然后傳輸至MAX488，其間根據(jù)讀取數(shù)據(jù)長(zhǎng)度寄存器3對(duì)數(shù)據(jù)進(jìn)行地址計(jì)數(shù)，所述MAX488發(fā)出的信號(hào)由解碼器7進(jìn)行位解碼后由串并轉(zhuǎn)換器8進(jìn)行串并轉(zhuǎn)換，一路進(jìn)行超時(shí)處理，另一路由校驗(yàn)?zāi)K進(jìn)行奇偶校驗(yàn)。
[0006]并串轉(zhuǎn)換器4連接有奇偶校驗(yàn)?zāi)K和地址計(jì)數(shù)模塊。
[0007]有益效果:本實(shí)用新型DFTI總線信號(hào)編解碼電路在可編程邏輯器件上實(shí)現(xiàn)DFTI通訊。采用“MAX488+可編程邏輯器件”的芯片組合實(shí)現(xiàn)DFTI總線信號(hào)的接收和發(fā)送。通過(guò)硬件描述語(yǔ)言實(shí)現(xiàn)單通道的收發(fā)功能，然后在可編程邏輯器件上進(jìn)行多通道例化來(lái)實(shí)現(xiàn)多通道DFTI通訊能力，提高了集成度，減小了所占印制板的面積，縮短了處理器的時(shí)間，提高了效率。

【專利附圖】

【附圖說(shuō)明】
[0008]圖1是本實(shí)用新型DFTI總線信號(hào)編解碼電路的結(jié)構(gòu)框圖；
[0009]圖2是本實(shí)用新型DFTI總線信號(hào)編碼電路的原理框圖；
[0010]圖3是本實(shí)用新型DFTI總線信號(hào)解碼電路的原理框圖；
[0011]其中圖1中，1-驅(qū)動(dòng)器、2-編碼器、3-控制寄存器、4-并串轉(zhuǎn)換器、5-數(shù)據(jù)發(fā)送緩沖區(qū)、6-控制器、7-解碼器、8-串并轉(zhuǎn)換器、9-數(shù)據(jù)接收緩沖區(qū)、10-數(shù)據(jù)總線。

【具體實(shí)施方式】
[0012]下面結(jié)合附圖通過(guò)【具體實(shí)施方式】對(duì)本實(shí)用新型作進(jìn)一步的詳細(xì)說(shuō)明:
[0013]請(qǐng)參閱圖1，其是本實(shí)用新型DFTI總線信號(hào)編解碼電路的結(jié)構(gòu)框圖。本實(shí)用新型DFTI總線信號(hào)編解碼電路采取的方案是在可編程邏輯器件上實(shí)現(xiàn)DFTI通訊。通過(guò)硬件描述語(yǔ)言實(shí)現(xiàn)單通道的收發(fā)功能，然后在可編程邏輯器件上進(jìn)行多通道例化來(lái)實(shí)現(xiàn)多通道DFTI通訊能力。該編、解碼電路的編碼發(fā)送電路和解碼接收電路互相獨(dú)立，但共用數(shù)據(jù)地址總線。
[0014]其中，所述可編程邏輯器件芯片內(nèi)集成有編碼器2、控制寄存器3、并串轉(zhuǎn)換器4、數(shù)據(jù)發(fā)送緩沖區(qū)5、解碼器7、串并轉(zhuǎn)換器8、數(shù)據(jù)接收緩沖區(qū)9。其中，發(fā)送電路經(jīng)驅(qū)動(dòng)器I與可編程邏輯器件芯片內(nèi)的編碼器2相連，而編碼器2與并串轉(zhuǎn)換器4以及數(shù)據(jù)發(fā)送緩沖區(qū)5順次相接，同時(shí)，所述編碼器2、并串轉(zhuǎn)換器4以及數(shù)據(jù)發(fā)送緩沖區(qū)5均與控制寄存器3相連。所述接收電路經(jīng)驅(qū)動(dòng)器I與可編程邏輯器件內(nèi)的解碼器7相連，而解碼器7與串并轉(zhuǎn)換器8以及數(shù)據(jù)接收緩沖區(qū)9順次相接，同時(shí)，所述解碼器7、串并轉(zhuǎn)換器8以及數(shù)據(jù)緩沖區(qū)5均與控制寄存器3相連。而且控制寄存器3、數(shù)據(jù)發(fā)送緩沖區(qū)5和數(shù)據(jù)接收緩沖區(qū)9均連接與一共同的數(shù)據(jù)總線10后與控制器6相接。
[0015]其中，所述的驅(qū)動(dòng)器I用于實(shí)現(xiàn)DFTI總線信號(hào)與TTL電平之間的轉(zhuǎn)換。所述的串行數(shù)據(jù)解碼器7用于將差分的DFTI數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流。所述的串行數(shù)據(jù)編碼器2用于將要發(fā)送的串行數(shù)據(jù)按照DFTI格式進(jìn)行編碼發(fā)送。所述的并串?dāng)?shù)據(jù)轉(zhuǎn)換器4和串并數(shù)據(jù)轉(zhuǎn)換器8分別用于將并行發(fā)送數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，以及將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)。所述的數(shù)據(jù)接收緩沖區(qū)和數(shù)據(jù)發(fā)送緩沖區(qū)用于將數(shù)據(jù)打包存放，便于減少外部控制器的訪問(wèn)頻率。
[0016]請(qǐng)參閱附圖2，其是所示為DFTI總線信號(hào)編碼電路發(fā)送模塊的原理框圖。本實(shí)施方式采用“MAX488+可編程邏輯器件”的芯片組合實(shí)現(xiàn)DFTI總線信號(hào)的編碼發(fā)送。數(shù)據(jù)總線10的數(shù)據(jù)存放到數(shù)據(jù)發(fā)送緩沖區(qū)5中，并串轉(zhuǎn)換器4的并串轉(zhuǎn)換后再經(jīng)編碼器2的位編碼，然后傳輸至MAX488，由其發(fā)送，其間根據(jù)讀取數(shù)據(jù)長(zhǎng)度寄存器3對(duì)數(shù)據(jù)進(jìn)行地址計(jì)數(shù)。
[0017]所述編碼電路發(fā)送模塊的工作流程是:取數(shù)據(jù)地址指針按照設(shè)置好的發(fā)送數(shù)據(jù)長(zhǎng)度定時(shí)累加，從數(shù)據(jù)緩沖區(qū)(雙端口 ram)對(duì)應(yīng)的地址里取出數(shù)據(jù)，由并串轉(zhuǎn)換器按照設(shè)定的波特率轉(zhuǎn)成串行數(shù)據(jù)，然后通過(guò)編碼電路處理成符合DFTI總線要求的信號(hào)，最后由驅(qū)動(dòng)器轉(zhuǎn)換成符合DFTI總線電平特征要求的信號(hào)發(fā)送。校驗(yàn)位在取數(shù)據(jù)時(shí)由校驗(yàn)生成電路產(chǎn)生，且在發(fā)送數(shù)據(jù)時(shí)，根據(jù)設(shè)定的發(fā)送長(zhǎng)度來(lái)發(fā)送一定量的數(shù)據(jù)。
[0018]請(qǐng)同時(shí)參閱圖3，其是本實(shí)用新型DFTI總線信號(hào)解碼電路的原理框圖。本實(shí)施方式采用“MAX488+可編程邏輯器件”的芯片組合實(shí)現(xiàn)DFTI總線信號(hào)的接收解碼。在硬件實(shí)施時(shí)，使用MAX488作為I通道的DFTI接收信號(hào)轉(zhuǎn)換芯片。所述MAX488發(fā)出的信號(hào)由可編程邏輯器件內(nèi)的解碼器7進(jìn)行位解碼，然后由串并轉(zhuǎn)換器8進(jìn)行串并轉(zhuǎn)換，然后一路進(jìn)行超時(shí)處理，另一路由校驗(yàn)?zāi)K進(jìn)行奇偶校驗(yàn)。
[0019]解碼接收電路的工作流程是:剛開始通訊時(shí)，依據(jù)設(shè)定的波特率對(duì)接收到的數(shù)據(jù)進(jìn)行解碼。然后到串并轉(zhuǎn)換電路完成串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換，然后根據(jù)數(shù)據(jù)進(jìn)行奇偶校驗(yàn)，解碼后的并行數(shù)據(jù)順序?qū)懭霐?shù)據(jù)接收緩沖區(qū)。在接收數(shù)據(jù)時(shí)。
[0020]綜上所述本實(shí)用新型DFTI總線通訊協(xié)議電路不僅實(shí)現(xiàn)了 DFTI總線信號(hào)與并行數(shù)字信號(hào)的轉(zhuǎn)換，且無(wú)需使用專門的協(xié)議芯片，便于多通道集成，能夠有效節(jié)約印制板面積。從而有效實(shí)現(xiàn)小型化、多通道。
【權(quán)利要求】
1.一種DFTI總線信號(hào)編解碼電路，基于相連的接收、發(fā)送驅(qū)動(dòng)芯片MAX488和可編程邏輯器件，其特征在于，所述可編程邏輯器件芯片內(nèi)集成有編碼器[2]、控制寄存器[3]、并串轉(zhuǎn)換器[4]、數(shù)據(jù)發(fā)送緩沖區(qū)[5]、解碼器[7]、串并轉(zhuǎn)換器[8]、數(shù)據(jù)接收緩沖區(qū)[9]，其中，發(fā)送電路經(jīng)驅(qū)動(dòng)器[I]與編碼器[2]相連，編碼器[2]與并串轉(zhuǎn)換器[4]以及數(shù)據(jù)發(fā)送緩沖區(qū)[5]順次相接，同時(shí)，所述編碼器[2]、并串轉(zhuǎn)換器[4]以及數(shù)據(jù)發(fā)送緩沖區(qū)[5]均與控制寄存器[3]相連，所述接收電路經(jīng)驅(qū)動(dòng)器[I]與可編程邏輯器件內(nèi)的解碼器[7]相連，解碼器[7]與串并轉(zhuǎn)換器[8]以及數(shù)據(jù)接收緩沖區(qū)[9]順次相接，所述解碼器[7]、串并轉(zhuǎn)換器[8]以及數(shù)據(jù)緩沖區(qū)[5]均與控制寄存器[3]相連，控制寄存器[3]、數(shù)據(jù)發(fā)送緩沖區(qū)[5]和數(shù)據(jù)接收緩沖區(qū)[9]均連接于數(shù)據(jù)總線[10]后與控制器[6]相接，所述的驅(qū)動(dòng)器[I]實(shí)現(xiàn)DFTI總線信號(hào)與TTL電平之間的轉(zhuǎn)換，所述的串行數(shù)據(jù)解碼器[7]將差分的DFTI數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，所述的串行數(shù)據(jù)編碼器[2]將要發(fā)送的串行數(shù)據(jù)按照DFTI格式進(jìn)行編碼發(fā)送，并串?dāng)?shù)據(jù)轉(zhuǎn)換器[4]和串并數(shù)據(jù)轉(zhuǎn)換器[8]分別將并行發(fā)送數(shù)據(jù)轉(zhuǎn)化成串行數(shù)據(jù)流，以及將接收到的串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，所述的數(shù)據(jù)接收緩沖區(qū)[9]和數(shù)據(jù)發(fā)送緩沖區(qū)[5]將數(shù)據(jù)打包存放；數(shù)據(jù)總線[10]的數(shù)據(jù)存放到數(shù)據(jù)發(fā)送緩沖區(qū)[5]中，并串轉(zhuǎn)換器[4]的并串轉(zhuǎn)換后再經(jīng)編碼器[2]的位編碼，然后傳輸至MAX488，其間根據(jù)讀取數(shù)據(jù)長(zhǎng)度寄存器[3]對(duì)數(shù)據(jù)進(jìn)行地址計(jì)數(shù)，所述MAX488發(fā)出的信號(hào)由解碼器[7]進(jìn)行位解碼后由串并轉(zhuǎn)換器[8]進(jìn)行串并轉(zhuǎn)換，一路進(jìn)行超時(shí)處理，另一路由校驗(yàn)?zāi)K進(jìn)行奇偶校驗(yàn)。
2.根據(jù)權(quán)利要求1所述一種DFTI總線信號(hào)編解碼電路，其特征在于:并串轉(zhuǎn)換器[4]連接有奇偶校驗(yàn)?zāi)K和地址計(jì)數(shù)模塊。
【文檔編號(hào)】G06F13/40GK204189162SQ201420633286
【公開日】2015年3月4日 申請(qǐng)日期:2014年10月28日 優(yōu)先權(quán)日:2014年10月28日
【發(fā)明者】劉安章, 宋恒 申請(qǐng)人:陜西千山航空電子有限責(zé)任公司