多通道高速同步數(shù)字io系統(tǒng)的制作方法
【專利摘要】一種多通道高速同步數(shù)字IO系統(tǒng)，由一塊高速同步數(shù)字IO系統(tǒng)單獨(dú)組成，所述高速同步數(shù)字IO系統(tǒng)實(shí)現(xiàn)32通道數(shù)字IO信號(hào)同步，通過PCB設(shè)計(jì)中對(duì)信號(hào)線的等長(zhǎng)控制以及FPGA中對(duì)信號(hào)線的約束管理實(shí)現(xiàn)；高速同步數(shù)字IO系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字IO電路、PLL電路、DDS電路及輸入輸出接口電路。該系統(tǒng)實(shí)現(xiàn)采樣/更新率從20Hz到100MHz連續(xù)可調(diào)，多種電平信號(hào)的支持以及32mA的大電流驅(qū)動(dòng)能力，同時(shí)，通過PLL（鎖相環(huán)）技術(shù)實(shí)現(xiàn)多卡級(jí)聯(lián)同步。
【專利說明】多通道高速同步數(shù)字1系統(tǒng)

【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于電子測(cè)試測(cè)量領(lǐng)域，涉及虛擬儀器技術(shù)，可搭建基于計(jì)算機(jī)平臺(tái)的多通道高速數(shù)字1信號(hào)測(cè)試系統(tǒng)，可進(jìn)行高速數(shù)字信號(hào)的同步采集或產(chǎn)生，并支持采樣/更新時(shí)鐘頻率的連續(xù)可調(diào)、多種電平信號(hào)的靈活設(shè)置、多系統(tǒng)級(jí)聯(lián)同步、以及定時(shí)計(jì)數(shù)功能，用于高速信號(hào)時(shí)序分析和高精度時(shí)序信號(hào)輸出場(chǎng)合。適用于對(duì)通道數(shù)、速度具有較高要求的數(shù)字信號(hào)測(cè)試系統(tǒng)，如芯片測(cè)試、協(xié)議分析、波形發(fā)生、內(nèi)存測(cè)試等測(cè)試系統(tǒng)。

【背景技術(shù)】
[0002]目前，國(guó)內(nèi)已有一些多通道數(shù)字1系統(tǒng)產(chǎn)品，但存在采樣/更新率較低、采樣/更新率為離散調(diào)節(jié)不支持連續(xù)可調(diào)、不能進(jìn)行多系統(tǒng)級(jí)聯(lián)同步、僅支持一種電平信號(hào)、驅(qū)動(dòng)能力較低等技術(shù)問題。然而，隨著科學(xué)技術(shù)的迅速發(fā)展，各個(gè)領(lǐng)域所用數(shù)字信號(hào)系統(tǒng)功能愈來愈強(qiáng)，復(fù)雜度愈來愈高，信號(hào)速度趨于高速化。因此，國(guó)內(nèi)現(xiàn)有的數(shù)字1系統(tǒng)已經(jīng)不能完全滿足現(xiàn)在數(shù)字信號(hào)測(cè)試系統(tǒng)的市場(chǎng)需求。


【發(fā)明內(nèi)容】

[0003]為了解決【背景技術(shù)】中所存在的技術(shù)問題，本發(fā)明提出了一種多通道高速同步數(shù)字1系統(tǒng)，該系統(tǒng)使用DDS (直接頻率合成)技術(shù)實(shí)現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調(diào)，通過PCB設(shè)計(jì)中對(duì)信號(hào)線的等長(zhǎng)控制以及FPGA中對(duì)信號(hào)線的約束管理實(shí)現(xiàn)單個(gè)系統(tǒng)各通道的信號(hào)同步，使用PLL (鎖相環(huán))技術(shù)實(shí)現(xiàn)多系統(tǒng)級(jí)聯(lián)同步，使用自行設(shè)計(jì)的電源切換控制技術(shù)實(shí)現(xiàn)多種電平信號(hào)的支持，使用LVC型電平驅(qū)動(dòng)器實(shí)現(xiàn)32mA的大電流驅(qū)動(dòng)能力。
[0004]本發(fā)明的技術(shù)方案是:
一種多通道高速同步數(shù)字1系統(tǒng)，其特殊之處在于:該系統(tǒng)由一塊高速同步數(shù)字1系統(tǒng)單獨(dú)組成，所述高速同步數(shù)字1系統(tǒng)實(shí)現(xiàn)32通道數(shù)字1信號(hào)同步，通過PCB設(shè)計(jì)中對(duì)信號(hào)線的等長(zhǎng)控制以及FPGA中對(duì)信號(hào)線的約束管理實(shí)現(xiàn)；
所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
[0005]一種多通道高速同步數(shù)字1系統(tǒng)，其特殊之處在于:該系統(tǒng)號(hào)可以由相同的多塊高速同步數(shù)字1系統(tǒng)進(jìn)行級(jí)聯(lián)組成；級(jí)聯(lián)后的所有數(shù)字1通道信號(hào)同步，通過PLL (鎖相環(huán))技術(shù)實(shí)現(xiàn)；
所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
[0006]上述電源電路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作電源之外，還提供可程控切換電源電路在5V、3.3V、2.5V和1.8V四種電源之間靈活切換，用于數(shù)字1驅(qū)動(dòng)電路，實(shí)現(xiàn)四種電平信號(hào)的支持；所述可程控切換電源電路包括DC-DC電源芯片，控制DC-DC電源輸出的分壓調(diào)節(jié)電阻，控制分壓調(diào)節(jié)電阻的場(chǎng)效應(yīng)管。
[0007]上述總線接口電路實(shí)現(xiàn)與上位機(jī)的通信，進(jìn)行大容量數(shù)據(jù)的傳送，包含PXI接口、PXIe 接口、PCI 接口、PCIe 接口、LXI 接口或 USB 接口。
[0008]上述FPGA電路與本地總線、DDR3存儲(chǔ)器、數(shù)字1驅(qū)動(dòng)芯片、PLL芯片及DDS芯片分別相連，用于整板的時(shí)序控制，并實(shí)現(xiàn)4路定時(shí)計(jì)數(shù)器功能。
[0009]上述DDR3電路實(shí)現(xiàn)大容量數(shù)據(jù)的高速緩存；最高工作時(shí)鐘高達(dá)800MHz ；。
[0010]上述數(shù)字1電路實(shí)現(xiàn)32通道高速數(shù)字10，可支持5V、3.3V、2.5V和1.8V四種電平信號(hào)輸入輸出，4路獨(dú)立可編程數(shù)字10，獨(dú)立時(shí)鐘輸入、時(shí)鐘輸出接口 ；采樣/更新率最高可達(dá)10MHz，每個(gè)通道的數(shù)字1方向獨(dú)立可控，并可提供32mA的大電流驅(qū)動(dòng)能力，通過選用LVC型的高速三態(tài)門實(shí)現(xiàn)，包括一片高電平使能輸出的三態(tài)門和一片低電平使能輸出的三態(tài)門；此外，32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨(dú)立設(shè)置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進(jìn)行使用。
[0011]上述PLL電路實(shí)現(xiàn)單一或多系統(tǒng)的時(shí)鐘同步，進(jìn)而實(shí)現(xiàn)數(shù)字1通道的同步；同步時(shí)鐘可選擇PXI/PXIe背板內(nèi)部時(shí)鐘或外部輸入時(shí)鐘，實(shí)現(xiàn)同步時(shí)鐘的靈活選擇和高精度同步；單一系統(tǒng)的同步精度達(dá)到± 1ns，多系統(tǒng)級(jí)聯(lián)的同步精度達(dá)到±2ns。
[0012]上述DDS電路實(shí)現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調(diào)，所述DDS電路包括DDS集成芯片和環(huán)路濾波器。
[0013]上述輸入輸出接口電路包含32通道數(shù)字10、4路獨(dú)立可編程數(shù)字10，獨(dú)立時(shí)鐘輸入、時(shí)鐘輸出接口。
[0014]本發(fā)明的有益效果是:采樣/更新率最高可達(dá)10MHz ;實(shí)現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調(diào)；單一系統(tǒng)的同步精度達(dá)到± 1ns，系統(tǒng)可級(jí)聯(lián)實(shí)現(xiàn)多通道高速數(shù)字1測(cè)試系統(tǒng)，多系統(tǒng)級(jí)聯(lián)的同步精度達(dá)到±2ns ;支持5V、3.3V、2.5V和1.8V四種電平信號(hào)輸入輸出，可提供32mA的大驅(qū)動(dòng)電流能力，并且單一系統(tǒng)的32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨(dú)立設(shè)置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進(jìn)行使用，提高系統(tǒng)搭建的靈活性和易操作性；解決了當(dāng)前高速數(shù)字信號(hào)測(cè)試系統(tǒng)中面臨的速度、通道數(shù)、操作性、系統(tǒng)搭建復(fù)雜度等應(yīng)用問題。

【專利附圖】

【附圖說明】
[0015]圖1為本發(fā)明多通道高速同步數(shù)字1系統(tǒng)構(gòu)建示意圖；
圖2為本發(fā)明單一高速同步數(shù)字1系統(tǒng)設(shè)計(jì)框圖；
圖3為本發(fā)明程控電源切換原理框圖；
圖4為本發(fā)明PLL及時(shí)鐘同步原理框圖；
圖5為本發(fā)明數(shù)字1原理框圖。

【具體實(shí)施方式】
[0016]參見圖1，本發(fā)明通過將同步時(shí)鐘和同步觸發(fā)信號(hào)連入每一塊單一的高速同步數(shù)字1系統(tǒng)，可以級(jí)聯(lián)出通道數(shù)更多的高速同步數(shù)字1測(cè)試系統(tǒng)。上位機(jī)可通過PX1、PXI e、PCI,PCIe,LXI或USB總線控制所搭建的數(shù)字信號(hào)測(cè)試系統(tǒng)。多通道高速同步數(shù)字1系統(tǒng)通過連接器與被測(cè)試系統(tǒng)相連，進(jìn)行高速數(shù)字信號(hào)的輸入和輸出。
[0017]參見圖2，本發(fā)明整個(gè)系統(tǒng)以FPGA為控制中心，控制電源電路實(shí)現(xiàn)多種電源程控切換，控制DDR3進(jìn)行高速數(shù)據(jù)緩存，控制PLL電路實(shí)現(xiàn)整個(gè)系統(tǒng)時(shí)鐘的同步，控制DDS電路實(shí)現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調(diào)，控制高速三態(tài)門實(shí)現(xiàn)高速數(shù)字10。
[0018]參見圖3，在設(shè)計(jì)中，DC-DC電路通過FPGA控制場(chǎng)效應(yīng)管通斷，進(jìn)行分壓電阻的控制，完成5V、3.3V、2.5V和1.8V四種不同電源的輸出。上電時(shí)，2.5V控制、3.3V控制和5V控制信號(hào)輸出高電平，所有場(chǎng)效應(yīng)管處于斷開狀態(tài)，電阻R3、R4和R5分壓電阻起作用，電路輸出1.8V電壓。當(dāng)需要輸出2.5V電壓時(shí)，2.5V控制信號(hào)輸出低電平，3.3V控制和5V控制信號(hào)輸出高電平，場(chǎng)效應(yīng)管I導(dǎo)通，場(chǎng)效應(yīng)管2和場(chǎng)效應(yīng)管3斷開，R2同R3并聯(lián)共同起作用(場(chǎng)效應(yīng)管導(dǎo)通電阻為20毫歐左右，可忽略)，電路輸出2.5V電源。當(dāng)需要輸出3.3V或5V電壓時(shí)，原理同2.5V電壓的輸出，均為通過控制場(chǎng)效應(yīng)管通斷，使電阻進(jìn)行并聯(lián)形成不同類型的分壓結(jié)構(gòu)來完成。即使在使用過程中，某個(gè)場(chǎng)效應(yīng)管工作失效，最大輸出電源也不會(huì)大于5V，從而保證整個(gè)系統(tǒng)工作的安全性。
[0019]參見圖4，PLL主要實(shí)現(xiàn)板載時(shí)基與參考時(shí)鐘的同步，參考時(shí)鐘可以為內(nèi)部同步時(shí)鐘，也可以為外部同步時(shí)鐘。板載時(shí)基為40MHz的VCXO (壓控晶體振蕩器)，在不選擇鎖相環(huán)同步的情況下，仍然可以輸出時(shí)鐘，這樣可以保證上電時(shí)系統(tǒng)時(shí)鐘正常啟動(dòng)。正常工作時(shí)，PLL完成鎖相環(huán)的鑒相工作，在PLL不使能的情況下，通過電阻分壓電路實(shí)現(xiàn)壓控端工作在+1.65V，從而使VCXO工作在中心頻率40MHz。VCXO輸出信號(hào)通過零延遲時(shí)鐘緩存芯片實(shí)現(xiàn)40MHz 一分四，分別作為FPGA系統(tǒng)工作時(shí)鐘、總線工作時(shí)鐘，PLL反饋時(shí)鐘以及DDS參考時(shí)鐘，從而保證系統(tǒng)所有工作時(shí)鐘同相，進(jìn)而保證高速數(shù)字1的同步性，參考時(shí)鐘使用內(nèi)部同步時(shí)鐘時(shí)，單一系統(tǒng)的同步精度達(dá)到± 1ns，多系統(tǒng)級(jí)聯(lián)的同步精度達(dá)到±2ns。
[0020]參見圖5，每個(gè)數(shù)字1通道由FPGA控制兩個(gè)高速三態(tài)門完成雙向控制(即每一路數(shù)字1的方向可獨(dú)立控制)，其中一個(gè)三態(tài)門為低電平使能，另一個(gè)三態(tài)門為高電平使能，這兩個(gè)使能信號(hào)連接在一起，當(dāng)控制信號(hào)為低時(shí)轉(zhuǎn)換電路為輸入，高時(shí)為輸出。其中，數(shù)字1輸入使用2.5V供電，以確保電平與FPGA兼容，三態(tài)門可同時(shí)支持1.8V、2.5V、3.3V和5V電平輸入；數(shù)字1輸出通過軟件設(shè)置可選擇1.8V、2.5V、3.3V和5V四種供電方式(默認(rèn)配置為1.8V，避免誤操作輸出造成其它板卡芯片損壞)，使輸出實(shí)現(xiàn)1.8V、2.5V、3.3V和5V四種電平。此外，高速三態(tài)門使用LVC型電平驅(qū)動(dòng)器實(shí)現(xiàn)32mA的大電流驅(qū)動(dòng)能力。
[0021]本發(fā)明通過上位機(jī)操作多通道高速同步數(shù)字1系統(tǒng)實(shí)現(xiàn)高速數(shù)字信號(hào)測(cè)試系統(tǒng)的搭建，可對(duì)高速、通道數(shù)多、電平類型復(fù)雜的信號(hào)進(jìn)行高精度的測(cè)量、仿真、分析。本發(fā)明可進(jìn)行高速數(shù)字信號(hào)的同步采集或產(chǎn)生，并支持采樣/更新時(shí)鐘頻率的連續(xù)可調(diào)、多種電平信號(hào)的靈活設(shè)置、多系統(tǒng)級(jí)聯(lián)同步、以及定時(shí)計(jì)數(shù)功能，用于高速信號(hào)時(shí)序分析和高精度時(shí)序信號(hào)輸出場(chǎng)合。
【權(quán)利要求】
1.一種多通道高速同步數(shù)字1系統(tǒng)，其特征在于:該系統(tǒng)由一塊高速同步數(shù)字1系統(tǒng)單獨(dú)組成，所述高速同步數(shù)字1系統(tǒng)實(shí)現(xiàn)32通道數(shù)字1信號(hào)同步，通過PCB設(shè)計(jì)中對(duì)信號(hào)線的等長(zhǎng)控制以及FPGA中對(duì)信號(hào)線的約束管理實(shí)現(xiàn)； 所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
2.一種多通道高速同步數(shù)字1系統(tǒng)，其特征在于:該系統(tǒng)由相同的多塊高速同步數(shù)字1系統(tǒng)進(jìn)行級(jí)聯(lián)組成；級(jí)聯(lián)后的所有數(shù)字1通道信號(hào)同步，通過PLL技術(shù)實(shí)現(xiàn)； 所述高速同步數(shù)字1系統(tǒng)包括互相連接的電源電路、總線接口電路、FPGA電路、DDR3電路、數(shù)字1電路、PLL電路、DDS電路及輸入輸出接口電路。
3.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述電源電路提供12V、5V、3.3V、2.5V、1.35V和1.2V正常工作電源之外，還提供可程控切換電源電路在5V、3.3V、2.5V和1.8V四種電源之間靈活切換，用于數(shù)字1驅(qū)動(dòng)電路，實(shí)現(xiàn)四種電平信號(hào)的支持；所述可程控切換電源電路包括DC-DC電源芯片，控制DC-DC電源輸出的分壓調(diào)節(jié)電阻，控制分壓調(diào)節(jié)電阻的場(chǎng)效應(yīng)管。
4.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述總線接口電路實(shí)現(xiàn)與上位機(jī)的通信，進(jìn)行大容量數(shù)據(jù)的傳送，包含PXI接口、PXIe接口、PCI接口、PCIe 接 口、LXI 接口或 USB 接 口。
5.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述FPGA電路與本地總線、DDR3存儲(chǔ)器、數(shù)字1驅(qū)動(dòng)芯片、PLL芯片及DDS芯片分別相連，用于整板的時(shí)序控制，并實(shí)現(xiàn)4路定時(shí)計(jì)數(shù)器功能。
6.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述DDR3電路實(shí)現(xiàn)大容量數(shù)據(jù)的高速緩存；最高工作時(shí)鐘高達(dá)800MHz ；。
7.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述數(shù)字1電路實(shí)現(xiàn)32通道高速數(shù)字10，可支持5V、3.3V、2.5V和1.8V四種電平信號(hào)輸入輸出，4路獨(dú)立可編程數(shù)字10，獨(dú)立時(shí)鐘輸入、時(shí)鐘輸出接口 ；采樣/更新率最高可達(dá)100MHz，每個(gè)通道的數(shù)字1方向獨(dú)立可控，并可提供32mA的大電流驅(qū)動(dòng)能力，通過選用LVC型的高速三態(tài)門實(shí)現(xiàn)，包括一片高電平使能輸出的三態(tài)門和一片低電平使能輸出的三態(tài)門；此外，32通道數(shù)字1分為PO和Pl兩組，每組數(shù)字1的采樣率/更新率、觸發(fā)、電平均可獨(dú)立設(shè)置，可將系統(tǒng)作為兩塊16通道數(shù)字1系統(tǒng)進(jìn)行使用。
8.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述PLL電路實(shí)現(xiàn)單一或多系統(tǒng)的時(shí)鐘同步，進(jìn)而實(shí)現(xiàn)數(shù)字1通道的同步；同步時(shí)鐘可選擇PXI/PXIe背板內(nèi)部時(shí)鐘或外部輸入時(shí)鐘，實(shí)現(xiàn)同步時(shí)鐘的靈活選擇和高精度同步；單一系統(tǒng)的同步精度達(dá)到± 1ns，多系統(tǒng)級(jí)聯(lián)的同步精度達(dá)到±2ns。
9.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述DDS電路實(shí)現(xiàn)采樣/更新率從20Hz到10MHz連續(xù)可調(diào)，所述DDS電路包括DDS集成芯片和環(huán)路濾波器。
10.根據(jù)權(quán)利要求1或2所述多通道高速同步數(shù)字1系統(tǒng)，其特征在于:所述輸入輸出接口電路包含32通道數(shù)字10、4路獨(dú)立可編程數(shù)字10，獨(dú)立時(shí)鐘輸入、時(shí)鐘輸出接口。
【文檔編號(hào)】G06F13/38GK104461981SQ201410712017
【公開日】2015年3月25日 申請(qǐng)日期:2014年12月1日 優(yōu)先權(quán)日:2014年12月1日
【發(fā)明者】郭恩全, 閆永勝, 王軍, 倪旭東 申請(qǐng)人:陜西海泰電子有限責(zé)任公司