用spi實(shí)現(xiàn)時(shí)分復(fù)用總線的方法及其應(yīng)用的制作方法
【專利摘要】本發(fā)明公開了一種用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,用于連接SPI接口和時(shí)分復(fù)用接口,SPI接口包括MISO信號(hào)端、MOSI信號(hào)端、CLK信號(hào)端和SEL信號(hào)端,時(shí)分復(fù)用接口包括DTX信號(hào)端、DRX信號(hào)端、PCLK信號(hào)端和FSYNC信號(hào)端;將時(shí)分復(fù)用接口設(shè)為主機(jī)模式,將SPI接口設(shè)為從機(jī)模式,MISO信號(hào)端與DTX信號(hào)端直接連接,MOSI信號(hào)端與DRX信號(hào)端直接連接,PCLK信號(hào)端同時(shí)連接CLK信號(hào)端和CPLD,F(xiàn)SYNC信號(hào)端連接CPLD,CPLD將PCLK信號(hào)和FSYNC信號(hào)處理后產(chǎn)生SPI接口需要的片選信號(hào)并輸出到SEL信號(hào)端。所述方法應(yīng)用于網(wǎng)絡(luò)語音交換設(shè)備。使用本發(fā)明能簡(jiǎn)化硬件設(shè)計(jì),大大降低系統(tǒng)成本,具有極高的性價(jià)比。
【專利說明】用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法及其應(yīng)用
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種通訊接口轉(zhuǎn)換的方法及應(yīng)用,尤其涉及一種用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法及其應(yīng)用。
【背景技術(shù)】
[0002]伴隨最近幾年嵌入式ARM處理器的快速發(fā)展,其出色的運(yùn)算性能和低功耗特性,以及極高的性價(jià)比,使其在各行業(yè)達(dá)到了空前的規(guī)模應(yīng)用。但是由于其低功耗特性,ARM處理器如CortexA7、A9系列芯片重點(diǎn)還是針對(duì)手持終端設(shè)備,各ARM芯片廠家對(duì)通信行業(yè)的標(biāo)準(zhǔn)接口如時(shí)分復(fù)用總線(TDM)基本未做集成,ARM處理器依然采用SPI接口。
[0003]SPI (Serial Peripheral Interface)接口即串行外圍設(shè)備接口,是一種高速的全雙工同步通信接口,系統(tǒng)中需要主、從模式配合使用。SPI接口通常使用4條信號(hào)線,分別是CLK即串行時(shí)鐘線、MOSI即主機(jī)輸出/從機(jī)輸入線、MISO即主機(jī)輸入/從機(jī)輸出線和SEL即片選信號(hào)線。SPI控制器的核心是2個(gè)移位寄存器,分別用于數(shù)據(jù)的輸入和輸出,由于使用的信號(hào)線少,因此電路設(shè)計(jì)簡(jiǎn)單,同時(shí)卻十分高效。
[0004]時(shí)分復(fù)用接口是一種通過不同信道或時(shí)隙的交叉位脈沖,同時(shí)在同一個(gè)通信媒體上傳輸多個(gè)數(shù)字化數(shù)據(jù)、語音和視頻信號(hào)的技術(shù),時(shí)分復(fù)用總線包括DTX即輸入輸出信號(hào)、DRX即數(shù)據(jù)輸入信號(hào)、PCLK即時(shí)鐘輸出信號(hào)、FSYNC即幀同步信號(hào)。電話網(wǎng)絡(luò)(如傳統(tǒng)的PSTN和BRI)即基于時(shí)分復(fù)用技術(shù)。時(shí)分復(fù)用的核心是將多個(gè)低速率數(shù)據(jù)流結(jié)合為單個(gè)高速數(shù)據(jù)流,單個(gè)的低速率數(shù)據(jù)流必須按照規(guī)定的次序進(jìn)行傳輸,這樣每個(gè)低速率的數(shù)據(jù)流就成為單個(gè)高速率數(shù)據(jù)流中的一個(gè)“時(shí)間片段”(即信道或時(shí)隙)。時(shí)分復(fù)用的關(guān)鍵是必須在源端維持好傳輸順序,低速率的數(shù)據(jù)流才能在目的端進(jìn)行重組。
[0005]在一些通訊設(shè)備中,往往會(huì)同時(shí)存在SPI接口和時(shí)分復(fù)用總線,比如網(wǎng)絡(luò)語音交換設(shè)備,下面對(duì)網(wǎng)絡(luò)語音交換設(shè)備進(jìn)行具體介紹:
[0006]網(wǎng)絡(luò)語音交換設(shè)備是中小企業(yè)搭建公司電話系統(tǒng)的必要設(shè)備,擁有屬于公司自己個(gè)性化的互動(dòng)式語音應(yīng)答、呼叫轉(zhuǎn)移、語音留言、電話會(huì)議等功能的電話系統(tǒng),可以明顯提高公司外部形象,提高員工的工作效率。
[0007]網(wǎng)絡(luò)語音交換設(shè)備中通常會(huì)選擇ARM處理器加數(shù)字信號(hào)處理器(如美國德州儀器的DSP芯片)或?qū)S谜Z音信號(hào)處理器(如Aud1codec, Mindspeed)的方式設(shè)計(jì)硬件平臺(tái),這類方案必須依賴指定芯片公司的指定芯片,整體方案成本高,硬件設(shè)計(jì)復(fù)雜,同時(shí)也還需要復(fù)雜的軟件接口處理2個(gè)處理器之間的數(shù)據(jù)交換。
[0008]在傳統(tǒng)網(wǎng)絡(luò)語音交換機(jī)中必須使用專用通信處理器或DSP (數(shù)字信號(hào)處理器)才能完成的時(shí)分復(fù)用通信接口,增加了系統(tǒng)成本。
【發(fā)明內(nèi)容】
[0009]本發(fā)明的目的就在于為了解決上述問題而提供一種不使用專用通信處理器或DSP而直接用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法及其應(yīng)用。[0010]本發(fā)明通過以下技術(shù)方案來實(shí)現(xiàn)上述目的:
[0011]一種用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,用于連接SPI接口和時(shí)分復(fù)用接口,所述SPI接口包括MISO信號(hào)端、MOSI信號(hào)端、CLK信號(hào)端和SEL信號(hào)端,所述時(shí)分復(fù)用接口包括DTX信號(hào)端、DRX信號(hào)端、PCLK信號(hào)端和FSYNC信號(hào)端;將所述時(shí)分復(fù)用接口設(shè)為主機(jī)模式,將所述SPI接口設(shè)為從機(jī)模式,所述MISO信號(hào)端與所述DTX信號(hào)端直接連接,所述MOSI信號(hào)端與所述DRX信號(hào)端直接連接,所述PCLK信號(hào)端同時(shí)連接所述CLK信號(hào)端和CPLD,所述FSYNC信號(hào)端連接所述CPLD,所述CPLD將PCLK信號(hào)和FSYNC信號(hào)處理后產(chǎn)生所述SPI接口需要的片選信號(hào)并輸出到所述SEL信號(hào)端。
[0012]上述CPLD為復(fù)雜可編程邏輯器件,是從PAL和GAL器件發(fā)展出來的器件,相對(duì)而言規(guī)模大,結(jié)構(gòu)復(fù)雜,屬于大規(guī)模集成電路范圍。
[0013]作為優(yōu)選,由所述MISO信號(hào)端、所述MOSI信號(hào)端、所述CLK信號(hào)端和所述SEL信號(hào)端組成的SPI接口帶2個(gè)分別用于收、發(fā)數(shù)據(jù)的64*8深度的FIFO,由所述MISO信號(hào)端、所述MOSI信號(hào)端、所述CLK信號(hào)端和所述SEL信號(hào)端組成的SPI接口支持主模式和從模式,并能配合DMA功能進(jìn)行數(shù)據(jù)收發(fā);由所述DTX信號(hào)端、所述DRX信號(hào)端、所述PCLK信號(hào)端和所述FSYNC信號(hào)端組成的時(shí)分復(fù)用總線包含收、發(fā)2個(gè)方向的語音通道,收、發(fā)各8個(gè)語音通道共有16個(gè)語音通道會(huì)作為時(shí)間片段在所述SPI接口上傳輸,所述16路語音通道中的每一路語音都能任意設(shè)置時(shí)隙開始時(shí)刻;所述PCLK信號(hào)為2.048MHz時(shí)鐘信號(hào),所述FSYNC信號(hào)的頻率為8KHz、周期為125us,每一幀所述FSYNC信號(hào)共包含256個(gè)2.048MHz時(shí)鐘的脈沖;CPLD把所述FSYNC信號(hào)轉(zhuǎn)換為所述SPI接口從模式需要的SEL信號(hào)的方法為:模擬時(shí)隙I到時(shí)隙8,每個(gè)時(shí)隙中均收發(fā)8位數(shù)據(jù)并使用8個(gè)時(shí)鐘,時(shí)隙之間的間隔為2個(gè)脈沖,時(shí)隙I到時(shí)隙7每一個(gè)時(shí)隙占用10個(gè)脈沖,第8個(gè)時(shí)隙數(shù)據(jù)收發(fā)完成后的脈沖都是無用信號(hào),故將片選一直設(shè)置為高電平。
[0014]上述FIFO是First Input First Output的縮寫,即先入先出隊(duì)列,這是一種傳統(tǒng)的按序執(zhí)行方法,先進(jìn)入的指令先完成并引退,跟著才執(zhí)行第二條指令。
[0015]優(yōu)選地,所述FIFO的深度設(shè)置為48,每收發(fā)1024個(gè)字節(jié)數(shù)據(jù),即對(duì)應(yīng)16ms時(shí)DMA產(chǎn)生一次中斷,SPI接口端處理一次數(shù)據(jù)。DMA(DirectMemoryAccess)即存儲(chǔ)器直接訪問,是指一種高速的數(shù)據(jù)傳輸操作,允許在外部設(shè)備和存儲(chǔ)器之間直接讀寫數(shù)據(jù),既不通過CPU,也不需要CPU干預(yù)。
[0016]一種用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法的應(yīng)用,所述方法應(yīng)用于網(wǎng)絡(luò)語音交換設(shè)備,所述網(wǎng)絡(luò)語音交換設(shè)備包括ARM系統(tǒng)和BRI模塊,所述ARM系統(tǒng)包括所述SPI接口,所述BRI模塊包括所述時(shí)分復(fù)用接口。CPLD可以為網(wǎng)絡(luò)語音交換設(shè)備自帶,也可在網(wǎng)絡(luò)語音交換設(shè)備內(nèi)增加CPLD。
[0017]上述ARM系統(tǒng)即為ARM處理器,是Acorn計(jì)算機(jī)有限公司面向低預(yù)算市場(chǎng)設(shè)計(jì)的第一款RISC微處理器;上述BRI模塊是一種基本速率接口模塊。
[0018]本發(fā)明的有益效果在于:
[0019]本發(fā)明利用CPLD將時(shí)分復(fù)用接口中的PCLK信號(hào)和FSYNC信號(hào)處理后產(chǎn)生SPI接口需要的片選信號(hào)并對(duì)應(yīng)輸出到SPI接口的SEL信號(hào)端,不需要使用專用的數(shù)字信號(hào)處理器或語音處理器,在單一的ARM處理器上利用SPI接口的從模式實(shí)現(xiàn)了與時(shí)分復(fù)用語音信號(hào)的通信,簡(jiǎn)化了硬件設(shè)計(jì),大大降低了系統(tǒng)成本,所以本方法具有極高的性價(jià)比。[0020]將本方法應(yīng)用于網(wǎng)絡(luò)語音交換設(shè)備,利用ARM處理器的SPI接口從模式的FIFO功能和DMA技術(shù),不需要ARM處理器頻繁的處理中斷程序,減輕了處理器的CPU負(fù)荷,讓ARM處理器在處理多路語音信號(hào)的同時(shí)還能完成諸如網(wǎng)絡(luò)通信等其它重要功能,所以應(yīng)用本方法的網(wǎng)絡(luò)語音交換設(shè)備的性價(jià)比高、靈活性強(qiáng),如果充分利用CPU性能,還可以實(shí)現(xiàn)更多通道的語音信號(hào)通信功能。
【專利附圖】
【附圖說明】
[0021]圖1是本發(fā)明所述網(wǎng)絡(luò)語音交換設(shè)備內(nèi)的SPI接口和時(shí)分復(fù)用接口的連接示意圖;
[0022]圖2是本發(fā)明所述網(wǎng)絡(luò)語音交換設(shè)備內(nèi)的BRI模塊的時(shí)分復(fù)用信號(hào)與ARM系統(tǒng)的SPI信號(hào)實(shí)際工作時(shí)的波形圖。
【具體實(shí)施方式】
[0023]為了更具體地說明本
【發(fā)明內(nèi)容】
,下面以一個(gè)具體的網(wǎng)絡(luò)語音交換設(shè)備的接口應(yīng)用為例,結(jié)合附圖對(duì)本發(fā)明作詳細(xì)描述:
[0024]如圖1所示,網(wǎng)絡(luò)語音交換設(shè)備包括ARM系統(tǒng)、BRI模塊和CPLD,ARM系統(tǒng)選用全志CortexA7雙核A20,該芯片最高運(yùn)行頻率1.2GHz,支持DDR3SDRAM,SD卡和NandFlash擴(kuò)展,片內(nèi)具有32K指令緩存和32K數(shù)據(jù)緩存,自帶USB控制器和網(wǎng)絡(luò)控制器,同時(shí)A20的SPI接口一共有4個(gè)信號(hào)端,即MISO信號(hào)端、MOSI信號(hào)端、CLK信號(hào)端和SEL信號(hào)端,SPI接口帶2個(gè)分別用于收、發(fā)數(shù)據(jù)的64*8深度的FIFO,SPI接口支持主模式和從模式,并能配合DMA功能進(jìn)行數(shù)據(jù)收發(fā);BRI模塊選用德國Cologne公司的XHFC-4SU芯片設(shè)計(jì),XHFC-4SU芯片的分時(shí)復(fù)用接口支持4個(gè)信號(hào)端,即DTX信號(hào)端、DRX信號(hào)端、PCLK信號(hào)端和FSYNC信號(hào)端,分時(shí)復(fù)用接口包含收、發(fā)2個(gè)方向的語音通道,收、發(fā)各8個(gè)語音通道共有16個(gè)語音通道會(huì)作為時(shí)間片段在所述SPI接口上傳輸,16路語音通道中的每一路語音都能任意設(shè)置時(shí)隙開始時(shí)刻;CPLD使用Altera公司的5M40Z。
[0025]如圖1所示,本發(fā)明所述用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,用于連接SPI接口和時(shí)分復(fù)用接口,將時(shí)分復(fù)用接口設(shè)為主機(jī)模式,將SPI接口設(shè)為從機(jī)模式,MISO信號(hào)端與DTX信號(hào)端直接連接,MOSI信號(hào)端與DRX信號(hào)端直接連接,PCLK信號(hào)端同時(shí)連接CLK信號(hào)端和CPLD, FSYNC信號(hào)端連接CPLD,CPLD將PCLK信號(hào)和FSYNC信號(hào)處理后產(chǎn)生SPI接口需要的片選信號(hào)并輸出到SEL信號(hào)端。
[0026]如圖2所示,由圖2的波形可以計(jì)算出,PCLK信號(hào)為2.048MHz時(shí)鐘信號(hào),F(xiàn)SYNC信號(hào)的頻率為8KHz、周期為125us,每一幀F(xiàn)SYNC信號(hào)共包含256個(gè)2.048MHz時(shí)鐘的脈沖;CPLD把FSYNC信號(hào)轉(zhuǎn)換為SPI接口從模式需要的SEL信號(hào)的方法為:模擬時(shí)隙I到時(shí)隙8,每個(gè)時(shí)隙中均收發(fā)8位數(shù)據(jù)并使用8個(gè)時(shí)鐘,時(shí)隙之間的間隔為2個(gè)脈沖,時(shí)隙I到時(shí)隙7每一個(gè)時(shí)隙占用10個(gè)脈沖,第8個(gè)時(shí)隙數(shù)據(jù)收發(fā)完成后的脈沖都是無用信號(hào),故將片選一直設(shè)置為高電平。實(shí)際應(yīng)用時(shí),上述FIFO的深度設(shè)置為48,每收發(fā)1024個(gè)字節(jié)數(shù)據(jù),即對(duì)應(yīng)16ms時(shí)DMA產(chǎn)生一次中斷,SPI接口端處理一次數(shù)據(jù)。
[0027]CPLD轉(zhuǎn)換FSYNC信號(hào)為SPI片選信號(hào)即SEL信號(hào)的Verilog代碼如下:
[0028]
【權(quán)利要求】
1.一種用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,用于連接SPI接口和時(shí)分復(fù)用接口,所述SPI接口包括MISO信號(hào)端、MOSI信號(hào)端、CLK信號(hào)端和SEL信號(hào)端,所述時(shí)分復(fù)用接口包括DTX信號(hào)端、DRX信號(hào)端、PCLK信號(hào)端和FSYNC信號(hào)端;其特征在于:將所述時(shí)分復(fù)用接口設(shè)為主機(jī)模式,將所述SPI接口設(shè)為從機(jī)模式,所述MISO信號(hào)端與所述DTX信號(hào)端直接連接,所述MOSI信號(hào)端與所述DRX信號(hào)端直接連接,所述PCLK信號(hào)端同時(shí)連接所述CLK信號(hào)端和CPLD,所述FSYNC信號(hào)端連接所述CPLD,所述CPLD將PCLK信號(hào)和FSYNC信號(hào)處理后產(chǎn)生所述SPI接口需要的片選信號(hào)并輸出到所述SEL信號(hào)端。
2.根據(jù)權(quán)利要求1所述的用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,其特征在于:由所述MISO信號(hào)端、所述MOSI信號(hào)端、所述CLK信號(hào)端和所述SEL信號(hào)端組成的SPI接口帶2個(gè)分別用于收、發(fā)數(shù)據(jù)的64*8深度的FIFO,由所述MISO信號(hào)端、所述MOSI信號(hào)端、所述CLK信號(hào)端和所述SEL信號(hào)端組成的SPI接口支持主模式和從模式,并能配合DMA功能進(jìn)行數(shù)據(jù)收發(fā);由所述DTX信號(hào)端、所述DRX信號(hào)端、所述PCLK信號(hào)端和所述FSYNC信號(hào)端組成的時(shí)分復(fù)用總線包含收、發(fā)2個(gè)方向的語音通道,收、發(fā)各8個(gè)語音通道共有16個(gè)語音通道會(huì)作為時(shí)間片段在所述SPI接口上傳輸,所述16路語音通道中的每一路語音都能任意設(shè)置時(shí)隙開始時(shí)刻;所述PCLK信號(hào)為2.048MHz時(shí)鐘信號(hào),所述FSYNC信號(hào)的頻率為8KHz、周期為125us,每一幀所述FSYNC信號(hào)共包含256個(gè)2.048MHz時(shí)鐘的脈沖;CPLD把所述FSYNC信號(hào)轉(zhuǎn)換為所述SPI接口從模式需要的SEL信號(hào)的方法為:模擬時(shí)隙I到時(shí)隙8,每個(gè)時(shí)隙中均收發(fā)8位數(shù)據(jù)并使用8個(gè)時(shí)鐘,時(shí)隙之間的間隔為2個(gè)脈沖,時(shí)隙I到時(shí)隙7每一個(gè)時(shí)隙占用10個(gè)脈沖,第8個(gè)時(shí)隙數(shù)據(jù)收發(fā)完成后的脈沖都是無用信號(hào),故將片選一直設(shè)置為高電平。
3.根據(jù)權(quán)利要求2所述的用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法,其特征在于:所述FIFO的深度設(shè)置為48,每收發(fā)1024個(gè)字節(jié)數(shù)據(jù),即對(duì)應(yīng)16ms時(shí)DMA產(chǎn)生一次中斷,SPI接口端處理一次數(shù)據(jù)。
4.一種如權(quán)利要求1所述的用SPI實(shí)現(xiàn)時(shí)分復(fù)用總線的方法的應(yīng)用,其特征在于:所述方法應(yīng)用于網(wǎng)絡(luò)語音交換設(shè)備,所述網(wǎng)絡(luò)語音交換設(shè)備包括ARM系統(tǒng)和BRI模塊,所述ARM系統(tǒng)包括所述SPI接口,所述BRI模塊包括所述時(shí)分復(fù)用接口。
【文檔編號(hào)】G06F13/40GK104035906SQ201410315796
【公開日】2014年9月10日 申請(qǐng)日期:2014年7月3日 優(yōu)先權(quán)日:2014年7月3日
【發(fā)明者】林雪峰 申請(qǐng)人:成都智科通信技術(shù)有限公司