Ssd(固態(tài)硬盤(pán))裝置制造方法
【專利摘要】提供一種能夠?qū)⒎且资源鎯?chǔ)器用作緩存來(lái)減少電力消耗的SSD裝置。使用了快閃存儲(chǔ)器的SSD(固態(tài)硬盤(pán))裝置包括：n個(gè)(n≥2)非易失性存儲(chǔ)器單元(130)，其分別包括與快閃存儲(chǔ)器不同種類的非易失性存儲(chǔ)器；以及控制器部(11)，其接收要寫(xiě)入快閃存儲(chǔ)器的數(shù)據(jù)，并將所接收到的該數(shù)據(jù)保存到非易失性存儲(chǔ)器單元(130)。
【專利說(shuō)明】SSD (固態(tài)硬盤(pán))裝置

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種使用了 NAND型快閃存儲(chǔ)器等快閃存儲(chǔ)器的SSD裝置。

【背景技術(shù)】
[0002]近年來(lái)，基于吞吐量高、電力消耗低之類的觀點(diǎn)，利用SSD(Solid State Drive:固態(tài)硬盤(pán))裝置來(lái)替代硬盤(pán)驅(qū)動(dòng)器(HDD =Hard Disk Drive)。另外，具有如下的例子:為了提高讀出、寫(xiě)入的速度而利用DRAM (Dynamic Rand om Access Memory:動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)來(lái)作為高速緩沖存儲(chǔ)器。
[0003]此外，專利文獻(xiàn)1、2均公開(kāi)了以下內(nèi)容:除了 DRAM以外，還能夠利用磁阻式隨機(jī)存儲(chǔ)器(MRAM)來(lái)作為高速緩沖存儲(chǔ)器。
[0004]專利文獻(xiàn)1:美國(guó)專利第7，003, 623號(hào)說(shuō)明書(shū)
[0005]專利文獻(xiàn)2:日本特開(kāi)2011-164994號(hào)公報(bào)


【發(fā)明內(nèi)容】

_6] 發(fā)明要解決的問(wèn)題
[0007]在上述以往的帶有DRAM緩存的SSD中，DRAM的刷新動(dòng)作是必須的，因此難以減少待機(jī)電力。另一方面，在磁阻式隨機(jī)存儲(chǔ)器等非易失性的存儲(chǔ)器中，理論上能夠作為替代DRAM的高速緩沖存儲(chǔ)器而被采用，但實(shí)際上不能實(shí)現(xiàn)如DRAM那樣的寫(xiě)入、讀出速度，因此比主機(jī)側(cè)的接口的速度慢(例如在利用基準(zhǔn)時(shí)鐘為25MHz的MRAM的情況下，即使設(shè)為4個(gè)字節(jié)訪問(wèn)，也為 25X4 = 100MB/s,比 PATA(Parallel Advanced Technology Attachment:并行高級(jí)技術(shù)附件)所要求的133MB/S慢)。在這種情況下不能用作高速緩沖存儲(chǔ)器。
[0008]本發(fā)明是鑒于上述實(shí)際情況而完成的，其目的之一在于提供一種能夠?qū)⒎且资源鎯?chǔ)器用作緩存來(lái)減少電力消耗的SSD裝置。
[0009]用于解決問(wèn)題的方案
[0010]用于解決上述現(xiàn)有例的問(wèn)題的本發(fā)明是一種使用了快閃存儲(chǔ)器的SSD(固態(tài)硬盤(pán))裝置，其包括:n個(gè)(η > 2)非易失性存儲(chǔ)器單元，這些非易失性存儲(chǔ)器單元分別包括與快閃存儲(chǔ)器不同種類的非易失性存儲(chǔ)器；以及控制器，其接收要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)，并將所接收到的該數(shù)據(jù)保存到上述非易失性存儲(chǔ)器單元。
[0011 ] 在此，上述控制器也可以將要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)分割為m個(gè)(2 < m < η)來(lái)生成分割數(shù)據(jù)，對(duì)上述η個(gè)非易失性存儲(chǔ)器單元分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)。另外，上述控制器也可以將要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)分割為m個(gè)(2η)
來(lái)生成分割數(shù)據(jù)，一邊將上述η個(gè)非易失性存儲(chǔ)器單元中依次分別切換為寫(xiě)入對(duì)象，一邊分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)。
[0012]另外，上述控制器也可以將對(duì)要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)附加的糾錯(cuò)碼分割為m個(gè)(2<m<n)來(lái)生成分割數(shù)據(jù)，對(duì)上述η個(gè)非易失性存儲(chǔ)器單元分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)。
[0013]并且，也可以是，上述控制器包括由易失性存儲(chǔ)器構(gòu)成的存儲(chǔ)部，上述控制器在判斷為要使上述SSD裝置為待機(jī)狀態(tài)時(shí)，讀出上述存儲(chǔ)部?jī)?nèi)存儲(chǔ)的數(shù)據(jù)并寫(xiě)入到上述非易失性存儲(chǔ)器單元，之后切斷對(duì)該非易失性存儲(chǔ)器單元和上述存儲(chǔ)部的電源供給。并且，上述控制器也可以在判斷為要使上述SSD裝置恢復(fù)為通常狀態(tài)時(shí)，開(kāi)始對(duì)上述非易失性存儲(chǔ)器單元和上述存儲(chǔ)部進(jìn)行電源供給，之后讀出被寫(xiě)入到該非易失性存儲(chǔ)器單元的數(shù)據(jù)并保存到上述存儲(chǔ)部。
[0014]發(fā)明的效果
[0015]根據(jù)本發(fā)明，通過(guò)使用多個(gè)非易失性存儲(chǔ)器單元，能夠并行或者分時(shí)地進(jìn)行數(shù)據(jù)的讀寫(xiě)，提高讀出、寫(xiě)入速度，從而能夠用作高速緩沖存儲(chǔ)器。

【專利附圖】

【附圖說(shuō)明】
[0016]圖1是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置的結(jié)構(gòu)例的概要框圖。
[0017]圖2是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置的控制器部的內(nèi)容例的框圖。
[0018]圖3是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置的緩存控制部與非易失性存儲(chǔ)器單元的連接方式的例子的說(shuō)明圖。
[0019]圖4是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置的緩存控制部與非易失性存儲(chǔ)器單元的連接方式的另一例子的說(shuō)明圖。
[0020]圖5是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置的寫(xiě)入動(dòng)作時(shí)的CPU的動(dòng)作例的流程圖。
[0021]圖6是本發(fā)明的實(shí)施方式所涉及的SSD裝置的寫(xiě)入動(dòng)作時(shí)的概要時(shí)序圖。
[0022]圖7是表示本發(fā)明的實(shí)施方式所涉及的SSD裝置中的控制器部的控制例的流程圖。

【具體實(shí)施方式】
[0023]參照附圖來(lái)說(shuō)明本發(fā)明的實(shí)施方式。本發(fā)明的實(shí)施方式所涉及的SSD裝置I，如在圖1中表示其概要那樣，構(gòu)成為包括控制器部11、接口部12、高速緩沖存儲(chǔ)器部13、快閃存儲(chǔ)器部14以及電源部15。該SSD裝置I經(jīng)由接口部12與主機(jī)(計(jì)算機(jī)等利用SSD裝置的裝置)相連接。
[0024]控制器部11是按照所存儲(chǔ)的程序來(lái)進(jìn)行動(dòng)作的程序控制設(shè)備，具體地說(shuō)，如圖2所例示那樣，控制器部11構(gòu)成為包括CPU 21、存儲(chǔ)部22、輸入輸出部23、緩存控制部24以及快閃存儲(chǔ)器接口 25。
[0025]在此，CPU 21按照存儲(chǔ)在存儲(chǔ)部22中的程序進(jìn)行動(dòng)作。在本實(shí)施方式中，該CPU21按照經(jīng)由輸入輸出部23從主機(jī)側(cè)輸入的指示與高速緩沖存儲(chǔ)器部13、快閃存儲(chǔ)器部14之間進(jìn)行數(shù)據(jù)的讀出、寫(xiě)入。后面敘述該CPU 21的具體的處理內(nèi)容。
[0026]控制器部11的存儲(chǔ)部22例如是SRAM (Static Random Access Memory:靜態(tài)隨機(jī)存取存儲(chǔ)器)等易失性存儲(chǔ)器，保持固件等由CPU 21執(zhí)行的程序。此外，該固件可以事先存儲(chǔ)在未圖示的NOR型閃存等非易失性存儲(chǔ)器中，將該NOR型閃存連接于控制器部11，從該NOR型閃存讀出該固件并存儲(chǔ)到該存儲(chǔ)部22中。另外，該固件也可以是被存儲(chǔ)在DVD-ROM (Digital Versatile Di sc Read Only Memory:數(shù)字視盤(pán))等計(jì)算機(jī)可讀記錄介質(zhì)、或者從主機(jī)側(cè)提供并被復(fù)制到該存儲(chǔ)部22中的固件。
[0027]輸入輸出部23連接于接口部12，經(jīng)由接口部12來(lái)控制CPU 21與主機(jī)之間的通信。該輸入輸出部 23 例如是 SATA (Serial Advanced Technology Attach ment:串行高級(jí)技術(shù)附件)-PHY。
[0028]緩存控制部24按照從CPU 21輸入的指示與高速緩沖存儲(chǔ)器部13之間進(jìn)行數(shù)據(jù)的寫(xiě)入、讀出的處理。該緩存控制部24在從CPU 21接收到數(shù)據(jù)的寫(xiě)入指示時(shí)，對(duì)成為寫(xiě)入對(duì)象的數(shù)據(jù)附加糾錯(cuò)碼，將包含該糾錯(cuò)碼的數(shù)據(jù)寫(xiě)入高速緩沖存儲(chǔ)器部13。另外，該緩存控制部24使用按照從CPU 21輸入的讀出指示而從高速緩沖存儲(chǔ)器部13讀出的數(shù)據(jù)中包含的糾錯(cuò)碼，來(lái)進(jìn)行數(shù)據(jù)的糾錯(cuò)，按照來(lái)自CPU 21的指示將糾錯(cuò)后的數(shù)據(jù)輸出到傳輸目的地的地址?？扉W存儲(chǔ)器接口 25按照從CPU 21輸入的指示與快閃存儲(chǔ)器部14之間進(jìn)行數(shù)據(jù)的寫(xiě)入、讀出。
[0029]接口部12 是 SATA 或者 PATA(Parallel Advanced Technology Attachment:并行高級(jí)技術(shù)附件)接口、連接器等，與主機(jī)側(cè)相連接。該接口部12從主機(jī)側(cè)接收命令、成為寫(xiě)入的對(duì)象的數(shù)據(jù)并輸出到控制器部11。另外，該接口部12將從控制器部11輸入的數(shù)據(jù)等輸出到主機(jī)側(cè)。并且，例如在控制器部11所包含的輸入輸出部23是SATA-PHY、接口部12是PATA接口連接器的情況下，可以在控制器部11與接口部12之間設(shè)置用于進(jìn)行PATA與SATA之間的協(xié)議轉(zhuǎn)換的組件。
[0030]高速緩沖存儲(chǔ)器部13包括與快閃存儲(chǔ)器不同種類的非易失性存儲(chǔ)器。作為這種非易失性存儲(chǔ)器，具有FeRAM(Ferroelectric RAM:鐵電隨機(jī)存儲(chǔ)器)、MRAM(Magnetoresistive RAM:磁阻式隨機(jī)存儲(chǔ)器)等。在本實(shí)施方式中，在該高速緩沖存儲(chǔ)器部13中具備各自包括與快閃存儲(chǔ)器不同種類的非易失性存儲(chǔ)器的n(n ^ 2)個(gè)非易失性存儲(chǔ)器單元130a、130b、…。高速緩沖存儲(chǔ)器部13按照從控制器部11輸入的指示來(lái)保持?jǐn)?shù)據(jù)。另外，該高速緩沖存儲(chǔ)器部13按照從控制器部11輸入的指示來(lái)讀出所保持的數(shù)據(jù)并輸出到控制器部11。
[0031]快閃存儲(chǔ)器部14例如包括NAND型閃存。該快閃存儲(chǔ)器部14按照從控制器部11輸入的指示來(lái)保持?jǐn)?shù)據(jù)。另外，該快閃存儲(chǔ)器部14按照從控制器部11輸入的指示讀出所保持的數(shù)據(jù)并輸出到控制器部11。
[0032]電源部15按照從控制器部11輸入的指示來(lái)獨(dú)立地接通/切斷對(duì)各部的電源供
5口 O
[0033]在本實(shí)施方式中，如圖3所例示那樣，與多個(gè)非易失性存儲(chǔ)器單元130a、130b…分別對(duì)應(yīng)的設(shè)備選擇信號(hào)線CS0#、CS1#...，高位字節(jié)的選擇信號(hào)線UB0#、UB1#…，低位字節(jié)的選擇信號(hào)線LB0#、LB1#…，允許向設(shè)備寫(xiě)入的信號(hào)線WEa#、WEb#…，允許從設(shè)備讀出的信號(hào)線RE0#、RE1#…從控制器部11的緩存控制部24引出，并連接于所對(duì)應(yīng)的非易失性存儲(chǔ)器單元130a、130b...。此外，允許寫(xiě)入信號(hào)線和允許讀出信號(hào)線也可以是一條信號(hào)線，高位字節(jié)的選擇信號(hào)線和低位字節(jié)的選擇信號(hào)線也可以是一條信號(hào)線。在該情況下，根據(jù)信號(hào)的高/低中的某一個(gè)來(lái)確定使寫(xiě)入和讀出中的哪一個(gè)使能(Enable)。另外，根據(jù)信號(hào)的高/低中的某一個(gè)來(lái)確定選擇高位和低位中的哪一個(gè)的字節(jié)。
[0034]另外，從緩存控制部24引出地址信號(hào)線(A0,…Am)、數(shù)據(jù)信號(hào)線(DQ0, -DQs),其中的地址信號(hào)線連接于各非易失性存儲(chǔ)器單元130a、130b...。另外，關(guān)于數(shù)據(jù)信號(hào)線，使8位的信號(hào)線中的互不相同的每(s+l)/n(設(shè)為整數(shù))位連接于各非易失性存儲(chǔ)器單元130a、130b…。作為一例，在使用兩個(gè)非易失性存儲(chǔ)器單元130a、130b的情況下(η = 2的情況)，如果數(shù)據(jù)信號(hào)線的寬度(s+1)是32位，則DQ0、…DQ31的各信號(hào)線中的(s+l)/n=32/2 = 16位的DQ0、…DQ15連接于非易失性存儲(chǔ)器單元130a、130c...，剩余的16位的DQ16、…DQ31連接于非易失性存儲(chǔ)器單元130b、130cl...。
[0035]在該例中，緩存控制部24在從CPU 21接收到數(shù)據(jù)的寫(xiě)入指示時(shí)，對(duì)地址信號(hào)線輸出表示寫(xiě)入目的地的地址的信息。然后，將與各非易失性存儲(chǔ)器單元130a、130b…對(duì)應(yīng)的設(shè)備選擇信號(hào)線CSn#同時(shí)激活，將允許向設(shè)備寫(xiě)入的信號(hào)線WEn#同時(shí)設(shè)定為使能的狀態(tài)。此外，在對(duì)每個(gè)高位、低位的字節(jié)進(jìn)行控制的情況下，使與各非易失性存儲(chǔ)器單元130a、130b…對(duì)應(yīng)的高位字節(jié)的選擇信號(hào)線UBn#和低位字節(jié)的選擇信號(hào)線LBn#同時(shí)成為使能的狀態(tài)。
[0036]然后，緩存控制部24對(duì)數(shù)據(jù)信號(hào)線輸入要寫(xiě)入的數(shù)據(jù)(32位寬)。非易失性存儲(chǔ)器單元130a、130b...所包括的MRAM等在設(shè)備選擇信號(hào)線CSn#被激活之后，在允許寫(xiě)入信號(hào)線WEn#等成為使能的狀態(tài)時(shí)，經(jīng)過(guò)規(guī)定時(shí)間之后獲取處于數(shù)據(jù)信號(hào)線DQ中的數(shù)據(jù)，并寫(xiě)入到經(jīng)由地址信號(hào)線輸入的地址。此時(shí)，以使數(shù)據(jù)信號(hào)線DQO、-DQj(j = (s+l)/n)連接于非易失性存儲(chǔ)器單元130a、使數(shù)據(jù)信號(hào)線DQj+Ι、…DQ(2j+l) (j = (s+l)/n)連接于非易失性存儲(chǔ)器單元130b…這樣的方式分別進(jìn)行連接，因此成為將數(shù)據(jù)分割地記錄到各非易失性存儲(chǔ)器單元130a、130b…的狀態(tài)。
[0037]也就是說(shuō)，在本實(shí)施方式的該例中，通過(guò)如上述那樣進(jìn)行連接，該緩存控制部24將數(shù)據(jù)分割為m = η個(gè)來(lái)生成分割數(shù)據(jù)，對(duì)η個(gè)非易失性存儲(chǔ)器單元130a、130b…分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)。另外，該例的緩存控制部24在從CPU 21接收到數(shù)據(jù)的讀出指示時(shí)，對(duì)地址信號(hào)線輸出表示存儲(chǔ)有要讀出的數(shù)據(jù)的地址的信息。然后，將與各非易失性存儲(chǔ)器單元130a、130b…對(duì)應(yīng)的設(shè)備選擇信號(hào)線CSn#同時(shí)激活，將允許從設(shè)備讀出的信號(hào)線R En#同時(shí)設(shè)定為使能的狀態(tài)。
[0038]非易失性存儲(chǔ)器單元130a、130b…所包括的MRAM等在從對(duì)地址信號(hào)線輸出地址起經(jīng)過(guò)規(guī)定時(shí)間之后，對(duì)數(shù)據(jù)信號(hào)線DQ#輸出所讀出的數(shù)據(jù)。在此，緩存控制部24獲取從對(duì)地址信號(hào)線輸出地址起經(jīng)過(guò)規(guī)定時(shí)間后的數(shù)據(jù)信號(hào)線DQ#的數(shù)據(jù)。此時(shí)，以使數(shù)據(jù)信號(hào)線DQO、...DQj(j= (s+l)/n)連接于非易失性存儲(chǔ)器單元130a、使數(shù)據(jù)信號(hào)線DQj+1、...DQ(2j) (j = (s+l)/n)連接于非易失性存儲(chǔ)器單元130b…這樣的方式分別進(jìn)行連接，因此在DQO、-DQs的各數(shù)據(jù)信號(hào)線中出現(xiàn)將從各非易失性存儲(chǔ)器單元130a、130b…得到的各比特的數(shù)據(jù)按順序進(jìn)行連接而得到的數(shù)據(jù)。緩存控制部24獲取該數(shù)據(jù)并按照CPU 21的指示將數(shù)據(jù)輸出到傳輸目的地地址。
[0039]另外，在本實(shí)施方式的另一例子中，也可以如圖4所例示那樣，控制器部11的緩存控制部24具有控制多個(gè)信道的信道控制部31a、31b...、以及在各信道中共用的地址設(shè)定部35、數(shù)據(jù)設(shè)定部36和仲裁部37，各信道分別連接有高速緩沖存儲(chǔ)器部13。各信道控制部31a、31b…分別具有獨(dú)立的數(shù)據(jù)傳輸部32a、32b。該數(shù)據(jù)傳輸部32例如包括DMAC (DirectMemory Access Controller:直接存儲(chǔ)器存儲(chǔ)控制器)，將數(shù)據(jù)從存儲(chǔ)部22內(nèi)的被指定的地址傳輸?shù)剿鶎?duì)應(yīng)的信道的非易失性存儲(chǔ)器單元130的被指定的地址。
[0040]地址設(shè)定部35將表示由任一個(gè)數(shù)據(jù)傳輸部32指示的地址的信號(hào)輸出到地址信號(hào)線AO…。該地址設(shè)定部35在從接收地址的指示的數(shù)據(jù)傳輸部32接收到傳輸結(jié)束的指示之前，不能接收來(lái)自其它數(shù)據(jù)傳輸部32的地址的指示。
[0041]數(shù)據(jù)設(shè)定部36接收由任一個(gè)數(shù)據(jù)傳輸部32指定的存儲(chǔ)部22內(nèi)的地址，在存儲(chǔ)部22內(nèi)讀出存儲(chǔ)在用該地址表示的位置的數(shù)據(jù)，并將表示該數(shù)據(jù)的信號(hào)輸出到數(shù)據(jù)信號(hào)線DQO …。
[0042]仲裁部37決定對(duì)地址設(shè)定部35進(jìn)行地址指定的數(shù)據(jù)傳輸部32。該仲裁部37具有記錄等待矩陣(隊(duì)列)的存儲(chǔ)器，當(dāng)從某一個(gè)數(shù)據(jù)傳輸部32接收到地址指定的請(qǐng)求時(shí)，在該隊(duì)列的最末尾保持用于確定進(jìn)行了該請(qǐng)求的數(shù)據(jù)傳輸部32的信息。仲裁部37還允許利用隊(duì)列的開(kāi)頭的信息確定的數(shù)據(jù)傳輸部32進(jìn)行地址指定。當(dāng)利用該隊(duì)列的開(kāi)頭的信息確定的數(shù)據(jù)傳輸部32輸出表不傳輸結(jié)束的信息時(shí),仲裁部37從隊(duì)列的開(kāi)頭起刪除用于確定該數(shù)據(jù)傳輸部32的信息并繼續(xù)進(jìn)行處理。
[0043]另外，關(guān)于多個(gè)非易失性存儲(chǔ)器單元130a、130b...，分別對(duì)任一個(gè)信道分配相同數(shù)量p(p > I)個(gè)(也就是說(shuō)當(dāng)將信道數(shù)設(shè)為CN時(shí)，η = P X CN)。在本實(shí)施方式的某個(gè)例子中，對(duì)第一信道分配非易失性存儲(chǔ)器單元130a、130b，對(duì)第二信道分配非易失性存儲(chǔ)器單元130c、130d。
[0044]另外，與多個(gè)非易失性存儲(chǔ)器單元130a、130b…分別對(duì)應(yīng)的設(shè)備選擇信號(hào)線CS0#、CS1#...，高位字節(jié)的選擇信號(hào)線UB0#、UB1#…，低位字節(jié)的選擇信號(hào)線LB0#、LB1#…，允許向設(shè)備寫(xiě)入的信號(hào)線WEO#、WE1#…，允許從設(shè)備讀出的信號(hào)線REO#、RE1#…從所對(duì)應(yīng)的信道控制部31a、31b…引出，并連接于所對(duì)應(yīng)的非易失性存儲(chǔ)器單元130a、130b...。例如，如果是之前的例子，則從與第一信道對(duì)應(yīng)的信道控制部31a獲取與非易失性存儲(chǔ)器單元130a對(duì)應(yīng)的各信號(hào)線CS0#、UB0#、LB0#、WE0#、RE0#，從與第二信道對(duì)應(yīng)的信道控制部31b獲取與非易失性存儲(chǔ)器單元130c對(duì)應(yīng)的各信號(hào)線CS2#、UB2#、LB2#、WE2#、RE2#。
[0045]另外，從緩存控制部24引出地址信號(hào)線(A0、…Am)、數(shù)據(jù)信號(hào)線(DQ0、《"DQs)，其中，地址信號(hào)線連接于各非易失性存儲(chǔ)器單元130a、130b...。另外，關(guān)于數(shù)據(jù)信號(hào)線，s位的信號(hào)線中的互不相同的每s/p (設(shè)為整數(shù))位連接于各非易失性存儲(chǔ)器單元130a、130b...。作為一例，在如上述那樣使兩個(gè)非易失性存儲(chǔ)器單元130對(duì)應(yīng)于一個(gè)信道的情況下，如果s是32位，則DQ0、…DQ31各信號(hào)線中的、32/2 = 16位的DQ0、…DQ15連接于非易失性存儲(chǔ)器單元130a、130c...，剩余的16位的DQ16、…DQ31連接于非易失性存儲(chǔ)器單元130b、130d …。
[0046]在該例中，如圖4所例示那樣，CPU 21在從主機(jī)側(cè)接收到數(shù)據(jù)的寫(xiě)入指示(伴隨數(shù)據(jù)寫(xiě)入的命令)和成為寫(xiě)入的對(duì)象的數(shù)據(jù)時(shí)，將該數(shù)據(jù)分割為規(guī)定的大小的數(shù)據(jù)塊。
[0047]具體地說(shuō)，CPU 21將接收到的數(shù)據(jù)存儲(chǔ)到存儲(chǔ)部22的空閑區(qū)域(SI)，將寫(xiě)入目的地的信道數(shù)設(shè)為CN，運(yùn)算將接收到的數(shù)據(jù)長(zhǎng)度L除以該信道數(shù)CN而得到的值BL = L/CN,來(lái)作為分割數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度(S2)。
[0048]然后，CPU 21將計(jì)數(shù)器i重置為“1”(S3)，對(duì)與第i信道對(duì)應(yīng)的信道控制部31i的數(shù)據(jù)傳輸部32i的DMAC設(shè)定作為傳輸源的存儲(chǔ)部22內(nèi)的存儲(chǔ)器上的地址(傳輸源地址)、作為傳輸目的地的非易失性存儲(chǔ)器單元130側(cè)的非易失性存儲(chǔ)器上的地址(傳輸目的地地址)以及作為所要傳輸?shù)臄?shù)據(jù)的長(zhǎng)度的分割數(shù)據(jù)的數(shù)據(jù)長(zhǎng)度BL(DMA設(shè)定處理:S4)。
[0049]在此，使用在處理SI中存儲(chǔ)了數(shù)據(jù)的空閑區(qū)域的開(kāi)頭地址As,以Asource =As+(1-l)XBL來(lái)運(yùn)算傳輸源地址Asource。另外，與伴隨數(shù)據(jù)的寫(xiě)入的命令中包含的LBA (Logical Block Address:邏輯塊地址)相關(guān)聯(lián)地決定傳輸目的地地址即可,能夠米用并決定眾所周知的方法來(lái)作為高速緩沖存儲(chǔ)器的管理方法，因此在此省略詳細(xì)的說(shuō)明。CPU21事先將LBA、寫(xiě)入目的地的信道以及傳輸目的地的地址相關(guān)聯(lián)地進(jìn)行存儲(chǔ)。
[0050]當(dāng)針對(duì)第i信道的DMA設(shè)定處理結(jié)束時(shí)，不論該DMAC的數(shù)據(jù)傳輸狀況如何，CPU21都將i增加“I”(S5)，核對(duì)i是否超過(guò)CN(是否為i>CN) (S6)。在此，如果不是i>CN，則返回到處理S4并繼續(xù)進(jìn)行針對(duì)下一個(gè)信道的DMA設(shè)定處理。
[0051]另外，在處理S6中如果i>CN，則跳出循環(huán)從而結(jié)束處理，開(kāi)始其它處理。
[0052]數(shù)據(jù)傳輸部32i開(kāi)始從指定的地址向所對(duì)應(yīng)的非易失性存儲(chǔ)器單元130傳輸指定的數(shù)據(jù)長(zhǎng)度的數(shù)據(jù)，而該具體的處理如下。數(shù)據(jù)傳輸部32i對(duì)仲裁部37請(qǐng)求地址的指定。當(dāng)仲裁部37允許地址的指定時(shí)，數(shù)據(jù)傳輸部32i對(duì)地址設(shè)定部35輸出在DMA設(shè)定處理中設(shè)定的傳輸目的地地址。
[0053]另外，該數(shù)據(jù)傳輸部32i將與所對(duì)應(yīng)的第i個(gè)信道的信道控制部31i相連接的設(shè)備選擇信號(hào)線CSn#同時(shí)激活，將允許向設(shè)備寫(xiě)入的信號(hào)線WEn#同時(shí)設(shè)定為使能的狀態(tài)。此外，在對(duì)每個(gè)高位、低位的字節(jié)進(jìn)行控制的情況下，使與各非易失性存儲(chǔ)器單元130a、130b…對(duì)應(yīng)的高位字節(jié)的選擇信號(hào)線UBn#和低位字節(jié)的選擇信號(hào)線LBn#同時(shí)變?yōu)槭鼓艿臓顟B(tài)。
[0054]然后，數(shù)據(jù)傳輸部32i對(duì)數(shù)據(jù)設(shè)定部36輸出傳輸源地址。通過(guò)在規(guī)定的定時(shí)進(jìn)行這些動(dòng)作，能夠?qū)Φ趇信道的非易失性存儲(chǔ)器單元130寫(xiě)入數(shù)據(jù)。
[0055]下面，數(shù)據(jù)傳輸部32i —邊將傳輸目的地地址、傳輸源地址增加一邊反復(fù)進(jìn)行以上動(dòng)作，直到相當(dāng)于數(shù)據(jù)長(zhǎng)度BL的數(shù)據(jù)的寫(xiě)入結(jié)束為止。然后，當(dāng)相當(dāng)于數(shù)據(jù)長(zhǎng)度BL的數(shù)據(jù)的寫(xiě)入結(jié)束時(shí)，數(shù)據(jù)傳輸部32i將表示數(shù)據(jù)傳輸結(jié)束的意思的信號(hào)輸出到仲裁部37。數(shù)據(jù)傳輸部32i進(jìn)行規(guī)定的結(jié)束時(shí)處理(結(jié)束狀態(tài)信息的設(shè)定等)，對(duì)CPU 21輸出表示數(shù)據(jù)傳輸結(jié)束的中斷信號(hào)。
[0056]通過(guò)進(jìn)行以上動(dòng)作，在本實(shí)施方式的該例所涉及的SSD裝置I中，當(dāng)寫(xiě)入數(shù)據(jù)時(shí)，如圖6所示，無(wú)論各數(shù)據(jù)傳輸部32的數(shù)據(jù)傳輸?shù)奶幚淼倪M(jìn)度如何，CPU 21都對(duì)成為寫(xiě)入的對(duì)象的各信道的數(shù)據(jù)傳輸部32依次地進(jìn)行DMA設(shè)定處理(TDMA 1、TDMA 2…)。
[0057]而且，在CPU 21對(duì)各信道進(jìn)行了該DMA設(shè)定處理之后，即使數(shù)據(jù)傳輸部32正在進(jìn)行數(shù)據(jù)傳輸，也能夠進(jìn)行其它處理(PD。
[0058]第一信道的數(shù)據(jù)傳輸部32a對(duì)第一信道的非易失性存儲(chǔ)器單元130a、130b進(jìn)行數(shù)據(jù)傳輸，當(dāng)數(shù)據(jù)傳輸結(jié)束時(shí)，控制各部使得能夠利用下一個(gè)數(shù)據(jù)傳輸部32b進(jìn)行傳輸(在上述例子中，對(duì)仲裁部37通知傳輸結(jié)束)。然后，第一信道的數(shù)據(jù)傳輸部32a進(jìn)行規(guī)定的結(jié)束時(shí)處理，并對(duì)CPU 21輸出表示傳輸結(jié)束的中斷信號(hào)(TE_DMA1)。CPU 21接收該中斷信號(hào)，并記錄結(jié)束對(duì)第一信道的寫(xiě)入。
[0059]在此期間，第二信道的數(shù)據(jù)傳輸部32b對(duì)第二信道的非易失性存儲(chǔ)器單元130c、130d進(jìn)行數(shù)據(jù)傳輸。也就是說(shuō)，緩存控制部24 —邊將各信道的非易失性存儲(chǔ)器單元130依次分別切換為寫(xiě)入對(duì)象，一邊分別寫(xiě)入通過(guò)分割而得到的分割數(shù)據(jù)。
[0060]在所有信道的數(shù)據(jù)傳輸結(jié)束時(shí)，CPU 21結(jié)束處理。根據(jù)該處理，CPU21能夠在DMA設(shè)定處理之后執(zhí)行其它處理，因此從主機(jī)側(cè)觀察到的SSD裝置I的響應(yīng)速度上升。
[0061]另外，在讀出時(shí)，CPU 21判斷應(yīng)在被指定為讀出的對(duì)象的LBA中存儲(chǔ)的數(shù)據(jù)是否被存儲(chǔ)在作為高速緩沖存儲(chǔ)器的非易失性存儲(chǔ)器單元130，在判斷為被存儲(chǔ)在非易失性存儲(chǔ)器單元130時(shí)，進(jìn)行如下指示:將與LBA對(duì)應(yīng)地存儲(chǔ)的信道和非易失性存儲(chǔ)器單元130的地址輸出到緩存控制部24，從該信道的非易失性存儲(chǔ)器單元130的被指定的該地址讀出數(shù)據(jù)。
[0062]然后，將緩存控制部24根據(jù)該指示輸出的數(shù)據(jù)輸出到主機(jī)側(cè)。此外，當(dāng)判斷為應(yīng)在被指定為讀出的對(duì)象的LBA中存儲(chǔ)的數(shù)據(jù)沒(méi)有被存儲(chǔ)在作為高速緩沖存儲(chǔ)器的非易失性存儲(chǔ)器單元130時(shí)，指示快閃存儲(chǔ)器接口 25讀出來(lái)自該LBA的數(shù)據(jù)。然后，將快閃存儲(chǔ)器接口 25根據(jù)該指示從快閃存儲(chǔ)器部14讀出并輸出的數(shù)據(jù)輸出到主機(jī)側(cè)。
[0063]緩存控制部24生成位串，該位串是將從第一信道、第二信道…的各非易失性存儲(chǔ)器單元130a、130b...讀出的數(shù)據(jù)相連接而得到的，將生成的該位串輸出到CPU 21。
[0064]接著，對(duì)CPU 21的整體的動(dòng)作進(jìn)行說(shuō)明。CPU 21在啟動(dòng)時(shí)將各部初始化，之后對(duì)緩存控制部24的接口進(jìn)行初始設(shè)定。之后，如果在上次結(jié)束時(shí)存在保存到MRAM的數(shù)據(jù)，則CPU 21將保存的該數(shù)據(jù)傳輸?shù)酱鎯?chǔ)部22，建立與主機(jī)之間的接口，并開(kāi)始執(zhí)行等待命令的循環(huán)。關(guān)于該處理，與利用進(jìn)行破壞性讀出的DRAM的現(xiàn)有例相比，不需要在將保存的數(shù)據(jù)傳輸?shù)酱鎯?chǔ)部22之后進(jìn)行再次讀入到DRAM的處理，從而使啟動(dòng)高速化。另外，在現(xiàn)有例中，需要將保存數(shù)據(jù)寫(xiě)入快閃存儲(chǔ)器部14，在經(jīng)過(guò)長(zhǎng)時(shí)間的情況下?lián)臅?huì)產(chǎn)生無(wú)法讀出數(shù)據(jù)的所謂數(shù)據(jù)保持(Data retent1n)，但在本實(shí)施例中，通過(guò)使用例如FeRAM、MRAM作為并非快閃存儲(chǔ)器的非易失性存儲(chǔ)器，消除了上述問(wèn)題。
[0065]另外，CPU21在啟動(dòng)后等待來(lái)自主機(jī)的命令，當(dāng)接收到來(lái)自主機(jī)的命令時(shí)，進(jìn)行與該命令相應(yīng)的處理。具體地說(shuō)，CPU 21在從主機(jī)側(cè)接收到要將數(shù)據(jù)寫(xiě)入快閃存儲(chǔ)器部14的指示時(shí)，根據(jù)該指示從主機(jī)側(cè)接收要寫(xiě)入的數(shù)據(jù)。然后，將該數(shù)據(jù)輸出到緩存控制部24，并存儲(chǔ)到高速緩沖存儲(chǔ)器部13。
[0066]另外，CPU 21也進(jìn)行以下處理:針對(duì)存儲(chǔ)在高速緩沖存儲(chǔ)器部13中的數(shù)據(jù)，利用規(guī)定的方法選擇并讀出該數(shù)據(jù)的一部分，并存儲(chǔ)到快閃存儲(chǔ)器部14。另外，CPU 21也可以利用規(guī)定的方法選擇并讀出快閃存儲(chǔ)器部14中存儲(chǔ)的數(shù)據(jù)的一部分，并指示緩存控制部24使該數(shù)據(jù)的一部分寫(xiě)入高速緩沖存儲(chǔ)器部13。關(guān)于這種緩存的控制和管理方式，能夠采用眾所周知的方法，因此在此省略詳細(xì)的說(shuō)明。
[0067]CPU 21當(dāng)再一次接收到來(lái)自主機(jī)側(cè)的數(shù)據(jù)的讀出指示時(shí)，判斷該數(shù)據(jù)是否被存儲(chǔ)在高速緩沖存儲(chǔ)器部13，在判斷為該數(shù)據(jù)被存儲(chǔ)在高速緩沖存儲(chǔ)器部13時(shí)，指示緩存控制部24讀出該數(shù)據(jù)。另外，該CPU 21在判斷為該數(shù)據(jù)沒(méi)有被存儲(chǔ)在高速緩沖存儲(chǔ)器部13的情況下，讀出快閃存儲(chǔ)器部14中存儲(chǔ)的該數(shù)據(jù)，并輸出到主機(jī)側(cè)。
[0068]此外，在沒(méi)有來(lái)自主機(jī)側(cè)的命令、另外也沒(méi)有后臺(tái)的處理、除此之外沒(méi)有來(lái)自輸入輸出部23的中斷且經(jīng)過(guò)了固定的時(shí)間時(shí)，與以往的將DRAM用作緩存的SSD裝置不同，CPU21不需要在電源瞬間切斷等時(shí)將高速緩沖存儲(chǔ)器部13中存儲(chǔ)的數(shù)據(jù)保存到快閃存儲(chǔ)器部14中。
[0069]另外，CPU 21在從主機(jī)側(cè)接收到將緩存的信息進(jìn)行閃存(flush)的指示(要寫(xiě)回到快閃存儲(chǔ)器部14的指示)時(shí)，忽略該命令(不作任何操作)。原因是，與將DRAM用作緩存的情況不同，存儲(chǔ)在FeRAM、MRAM等中的數(shù)據(jù)被損壞的可能性小。
[0070]并且，當(dāng)以沒(méi)有來(lái)自主機(jī)側(cè)的命令、另外也沒(méi)有后臺(tái)的處理、除此之外沒(méi)有來(lái)自輸入輸出部23的中斷的狀態(tài)經(jīng)過(guò)了預(yù)定的時(shí)間時(shí)，CPU 21可以進(jìn)行如下所述的省電控制。另夕卜，可以在從主機(jī)側(cè)輸入了要使SSD裝置I為待機(jī)狀態(tài)的意思的命令時(shí)，CPU 21也同樣執(zhí)行省電控制。作為這種命令的例子，存在以PATA標(biāo)準(zhǔn)/SATA標(biāo)準(zhǔn)定義的待機(jī)(STANDBY或者STANDBY Imm ediate)、休眠(SLEEP)等。另外，也可以設(shè)為在SSD的控制器檢測(cè)到PHYPA RTIAL(局部)、SLUMBER(睡眠)的情況下也執(zhí)行省電控制，該P(yáng)HY PARTIAL(局部)、SLUMBER(睡眠)是定義了如下?tīng)顟B(tài)的命令:以將被定義為SATA標(biāo)準(zhǔn)的外圍設(shè)備(SSD)與主機(jī)相連接的串行ATA總線本身為對(duì)象來(lái)進(jìn)行節(jié)電。
[0071]進(jìn)行該省電控制的CPU 21如圖7所例示那樣讀出存儲(chǔ)部22中存儲(chǔ)的數(shù)據(jù)，并輸出到緩存控制部24，存儲(chǔ)到高速緩沖存儲(chǔ)器部13 (數(shù)據(jù)保存:S11)。當(dāng)存儲(chǔ)在存儲(chǔ)部22中的數(shù)據(jù)的保存完成時(shí)，CPU 21使緩存控制部24停止輸出信號(hào)，另外，使電源部15停止對(duì)高速緩沖存儲(chǔ)器部13的電源供給(S12)。
[0072]CPU 21還使輸入輸出部23保持原樣，或者將輸入輸出部23設(shè)定為省電狀態(tài)(S13)，切斷在控制器部11內(nèi)預(yù)定的范圍的電源(S14)。作為一例，將存儲(chǔ)部22、CPU 21自身的電源也切斷。另外，還能夠停止對(duì)連接于緩存控制部24的高速緩沖存儲(chǔ)器部13的電源供給。這是由于在高速緩沖存儲(chǔ)器部13中也不需要用于進(jìn)行DRAM等所需的存儲(chǔ)保持的動(dòng)作(刷新動(dòng)作等)。
[0073]此后，在對(duì)輸入輸出部23輸入要恢復(fù)為通常狀態(tài)的意思的命令(IDLE或者IDLEImmediate)之前待機(jī)。當(dāng)輸入輸出部23從主機(jī)側(cè)接收到要恢復(fù)為通常狀態(tài)的意思的命令(IDLE或者IDLE Immediate或者PHY READY)時(shí)，輸入輸出部23 (在為省電狀態(tài)時(shí)從省電狀態(tài)起恢復(fù))開(kāi)始對(duì)CPU 21、存儲(chǔ)部22進(jìn)行電源供給。
[0074]此時(shí)，CPU 21使電源部15開(kāi)始對(duì)高速緩沖存儲(chǔ)器部13進(jìn)行電源供給，指示緩存控制部24從存儲(chǔ)部22讀出保存的數(shù)據(jù)。當(dāng)緩存控制部24根據(jù)該指示讀出的數(shù)據(jù)被輸出到CPU 21時(shí)，CPU 21將該數(shù)據(jù)存儲(chǔ)到存儲(chǔ)部22來(lái)恢復(fù)存儲(chǔ)部22內(nèi)的數(shù)據(jù)。然后，CPU 21重新開(kāi)始基于存儲(chǔ)部22內(nèi)的數(shù)據(jù)的處理。
[0075]進(jìn)而，當(dāng)切斷SSD裝置I的電源時(shí)，與以往的將DRAM用作緩存的情況不同，CPU 21不需要進(jìn)行將保存信息從DRAM存儲(chǔ)到快閃存儲(chǔ)器部14這樣的處理。這是由于即使在電源斷開(kāi)之后在高速緩沖存儲(chǔ)器部13中也保持有數(shù)據(jù)。
[0076]在本實(shí)施方式的SSD裝置I中，也可以還對(duì)寫(xiě)入高速緩沖存儲(chǔ)器部13的數(shù)據(jù)附加糾錯(cuò)碼，而緩存控制部24將該糾錯(cuò)碼(q個(gè)字節(jié))分割為非易失性存儲(chǔ)器單元130的幾η個(gè)以下的多個(gè)，將分割后的糾錯(cuò)碼存儲(chǔ)到互不相同的非易失性存儲(chǔ)器單元130中。在一例中，緩存控制部24進(jìn)行如下控制即可:將I個(gè)字節(jié)的糾錯(cuò)碼平均分割為1/4個(gè)字節(jié)并寫(xiě)入到四個(gè)非易失性存儲(chǔ)器單元130。例如在非易失性存儲(chǔ)器單元130各自與兩個(gè)字節(jié)的讀寫(xiě)對(duì)應(yīng)的情況下，當(dāng)寫(xiě)入含有糾錯(cuò)碼的字節(jié)串時(shí)，緩存控制部24將q個(gè)字節(jié)的糾錯(cuò)碼平均分割為q/r(2 ^N)個(gè)字節(jié)，在原本包含糾錯(cuò)碼的字節(jié)串中包含按q/r個(gè)字節(jié)進(jìn)行分割而得到的糾錯(cuò)碼(如果不存在原本包含糾錯(cuò)碼的字節(jié)串，則新生成字節(jié)串)，并存儲(chǔ)到各非易失性存儲(chǔ)器單元130。
[0077]在該情況下，緩存控制部24從各非易失性存儲(chǔ)器單元130讀出數(shù)據(jù)，直到成為糾錯(cuò)的單位為止，當(dāng)成為糾錯(cuò)的單位時(shí)，將從各非易失性存儲(chǔ)器單元130讀出的數(shù)據(jù)中分割地包含的糾錯(cuò)碼按原來(lái)的順序進(jìn)行連接來(lái)再現(xiàn)糾錯(cuò)碼，利用所再現(xiàn)的該糾錯(cuò)碼對(duì)所讀出的數(shù)據(jù)進(jìn)行糾錯(cuò)。
[0078]在本實(shí)施方式的某個(gè)例子中，在作為高速緩沖存儲(chǔ)器部13的MRAM的數(shù)據(jù)讀出和寫(xiě)入的大致的時(shí)鐘數(shù)(基準(zhǔn)時(shí)鐘)為25MHz左右的情況下，使用η = 4的非易失性存儲(chǔ)器單元130a、130b、130c、130d (設(shè)為能夠分別以2個(gè)字節(jié)寬讀寫(xiě)數(shù)據(jù))，分割為兩個(gè)信道來(lái)進(jìn)行動(dòng)作。由此，不需要在各信道之間進(jìn)行地址信號(hào)線的重新設(shè)置等，能夠縮短存儲(chǔ)器管理的處理所花費(fèi)的開(kāi)銷時(shí)間(根據(jù)實(shí)測(cè)值，能夠?qū)崿F(xiàn)1.4至2倍(平均值為1.5倍)左右的速度)。
[0079]因而，根據(jù)實(shí)測(cè)值，能夠?qū)崿F(xiàn)平均25X4X1.5 = 150MB/s程度的讀出和寫(xiě)入速度。該值是比PATA的傳輸速度133MB/S大、并且與SATA的傳輸速度150MB/s相匹敵的速度，因此從主機(jī)側(cè)接口的數(shù)據(jù)傳輸速度來(lái)看，能夠充分發(fā)揮作為緩存的功能。
[0080]附圖標(biāo)記說(shuō)明
[0081]1:SSD裝置；11:控制器部；12:接口部；13:高速緩沖存儲(chǔ)器部；14:快閃存儲(chǔ)器部;15:電源部；21:CPU ；22:存儲(chǔ)部；23:輸入輸出部；24:緩存控制部；25:快閃存儲(chǔ)器接口 ；31:信道控制部；32:數(shù)據(jù)傳輸部；35:地址設(shè)定部；36:數(shù)據(jù)設(shè)定部；37:仲裁部；130:非易失性存儲(chǔ)器單元。
【權(quán)利要求】
1.一種固態(tài)硬盤(pán)裝置，使用了快閃存儲(chǔ)器，該固態(tài)硬盤(pán)裝置包括: η個(gè)非易失性存儲(chǔ)器單元，其分別包括與快閃存儲(chǔ)器不同種類的非易失性存儲(chǔ)器，其中，η > 2 ;以及 控制器，其接收要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)，并將所接收到的該數(shù)據(jù)保存到上述非易失性存儲(chǔ)器單元。
2.根據(jù)權(quán)利要求1所述的固態(tài)硬盤(pán)裝置，其特征在于， 上述控制器將要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)分割為m個(gè)來(lái)生成分割數(shù)據(jù)，對(duì)上述η個(gè)非易失性存儲(chǔ)器單元分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)，其中，2 < m^n0
3.根據(jù)權(quán)利要求1所述的固態(tài)硬盤(pán)裝置，其特征在于， 上述控制器將要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)分割為m個(gè)來(lái)生成分割數(shù)據(jù)，一邊將上述η個(gè)非易失性存儲(chǔ)器單元依次分別切換為寫(xiě)入對(duì)象，一邊分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)，其中，2 ^ m ^ r1
4.根據(jù)權(quán)利要求3所述的固態(tài)硬盤(pán)裝置，其特征在于， 上述控制器將對(duì)要寫(xiě)入上述快閃存儲(chǔ)器的數(shù)據(jù)附加的糾錯(cuò)碼分割為m個(gè)來(lái)生成分割數(shù)據(jù)，對(duì)上述η個(gè)非易失性存儲(chǔ)器單元分別寫(xiě)入通過(guò)該分割而得到的m個(gè)分割數(shù)據(jù)，其中，2 < m < η。
5.根據(jù)權(quán)利要求1所述的固態(tài)硬盤(pán)裝置，其特征在于， 上述控制器包括由易失性存儲(chǔ)器構(gòu)成的存儲(chǔ)部， 上述控制器在判斷為要使上述固態(tài)硬盤(pán)裝置為待機(jī)狀態(tài)時(shí)，讀出上述存儲(chǔ)部?jī)?nèi)存儲(chǔ)的數(shù)據(jù)并寫(xiě)入到上述非易失性存儲(chǔ)器單元，之后切斷對(duì)該非易失性存儲(chǔ)器單元和上述存儲(chǔ)部的電源供給。
6.根據(jù)權(quán)利要求5所述的固態(tài)硬盤(pán)裝置，其特征在于， 上述控制器在判斷為要使上述固態(tài)硬盤(pán)裝置恢復(fù)為通常狀態(tài)時(shí)，開(kāi)始對(duì)上述非易失性存儲(chǔ)器單元和上述存儲(chǔ)部進(jìn)行電源供給，之后讀出被寫(xiě)入到該非易失性存儲(chǔ)器單元的數(shù)據(jù)并保存到上述存儲(chǔ)部。
【文檔編號(hào)】G06F12/00GK104303161SQ201380024027
【公開(kāi)日】2015年1月21日 申請(qǐng)日期:2013年3月27日 優(yōu)先權(quán)日:2012年5月7日
【發(fā)明者】高田陽(yáng)介, 沖永隆幸, 菅原識(shí)介, 真國(guó)一起 申請(qǐng)人:巴法絡(luò)記憶體股份有限公司