一種串行數(shù)據(jù)傳輸系統(tǒng)的制作方法
【專(zhuān)利摘要】本實(shí)用新型公開(kāi)了一種串行數(shù)據(jù)傳輸系統(tǒng)。該系統(tǒng)包括主機(jī)和多個(gè)從機(jī)；主機(jī)包括依次串接的主串行收發(fā)器、主CRC校驗(yàn)器、總線控制器和主存儲(chǔ)器，每一個(gè)從機(jī)包括依次串接的從串行收發(fā)器、從CRC校驗(yàn)器、數(shù)據(jù)處理器和從存儲(chǔ)器；主串行收發(fā)器通過(guò)串行總線中的數(shù)據(jù)總線連接各從串行收發(fā)器，總線控制器通過(guò)串行總線中的地址總線、使能信號(hào)線和錯(cuò)誤信號(hào)線連接各數(shù)據(jù)處理器。本實(shí)用新型支持任意節(jié)點(diǎn)間的數(shù)據(jù)傳輸，從節(jié)點(diǎn)可擴(kuò)展，數(shù)據(jù)發(fā)送與接收有獨(dú)立的控制信號(hào)集與收發(fā)器，可實(shí)現(xiàn)全雙工數(shù)據(jù)傳輸，數(shù)據(jù)傳輸率高，硬件結(jié)構(gòu)簡(jiǎn)單，保密性好，成本低，抗干擾能力強(qiáng)。
【專(zhuān)利說(shuō)明】一種串行數(shù)據(jù)傳輸系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于數(shù)據(jù)傳輸【技術(shù)領(lǐng)域】，更具體地，涉及一種串行數(shù)據(jù)傳輸系統(tǒng)。
【背景技術(shù)】
[0002]隨著運(yùn)動(dòng)控制向高速高精密方向發(fā)展，設(shè)計(jì)一套高性能的運(yùn)動(dòng)控制體系需要考慮的因素以及需要處理的信息也越來(lái)越多，在大多數(shù)情況下，僅依靠一塊板卡很難完成所有的工作。在多處理器精密運(yùn)動(dòng)控制體系結(jié)構(gòu)中，各板卡負(fù)責(zé)完成相應(yīng)的信息處理，并通過(guò)板卡間的互聯(lián)來(lái)達(dá)到數(shù)據(jù)交互與綜合的目的。此時(shí)，板間的數(shù)據(jù)傳輸系統(tǒng)對(duì)整個(gè)運(yùn)動(dòng)控制體系至關(guān)重要。
[0003]數(shù)據(jù)傳輸方式分為并行和串行兩種。并行傳輸可以在多條并行的信道上一次傳輸多位數(shù)據(jù)，這樣單次數(shù)據(jù)傳輸量大，但是信道多、占用資源多且由于信道間信號(hào)串?dāng)_限制了并行傳輸?shù)乃俣取４袀鬏斨荒茉谝粭l信道上一次傳輸一位數(shù)據(jù)，雖然單次傳輸?shù)臄?shù)據(jù)量小，但是其傳輸速度比并行的傳輸速度快，且信道少，成本低，易于實(shí)現(xiàn)。
[0004]目前，在互聯(lián)速率達(dá)到Gbps的系統(tǒng)中，高速串行技術(shù)迅速取代傳統(tǒng)的并行技術(shù)，成為業(yè)界主流。高速串行技術(shù)不僅能夠帶來(lái)更高的性能、更低的成本和更簡(jiǎn)化的設(shè)計(jì)，而且還克服了并行的速度瓶頸，還節(jié)省了 I/o資源，使印制板的布線更簡(jiǎn)單。然而，現(xiàn)有的Gbps級(jí)速率串行傳輸系統(tǒng)大多中采用FPGA+高速光纖，該方式可實(shí)現(xiàn)較遠(yuǎn)節(jié)點(diǎn)間數(shù)據(jù)傳輸，可靠性高，但需要專(zhuān)門(mén)的串行數(shù)據(jù)收發(fā)器，對(duì)于近距離數(shù)據(jù)傳輸而言，硬件復(fù)雜、成本較高，最重要的是無(wú)法實(shí)現(xiàn)多節(jié)點(diǎn)間通信。
實(shí)用新型內(nèi)容
[0005]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本實(shí)用新型提供了一種串行數(shù)據(jù)傳輸系統(tǒng)，支持任意節(jié)點(diǎn)間的數(shù)據(jù)傳輸，從節(jié)點(diǎn)可擴(kuò)展，數(shù)據(jù)發(fā)送與接收有獨(dú)立的控制信號(hào)集與收發(fā)器，可實(shí)現(xiàn)全雙工數(shù)據(jù)傳輸，數(shù)據(jù)傳輸率高，硬件結(jié)構(gòu)簡(jiǎn)單，保密性好，成本低，抗干擾能力強(qiáng)。
[0006]為實(shí)現(xiàn)上述目的，本實(shí)用新型提供了一種串行數(shù)據(jù)傳輸系統(tǒng)，其特征在于，包括主機(jī)和多個(gè)從機(jī)；所述主機(jī)包括依次串接的主串行收發(fā)器、主CRC校驗(yàn)器、總線控制器和主存儲(chǔ)器，每一個(gè)所述從機(jī)包括依次串接的從串行收發(fā)器、從CRC校驗(yàn)器、數(shù)據(jù)處理器和從存儲(chǔ)器；所述主串行收發(fā)器通過(guò)串行總線中的數(shù)據(jù)總線連接各從串行收發(fā)器，所述總線控制器通過(guò)串行總線中的地址總線、使能信號(hào)線和錯(cuò)誤信號(hào)線連接各數(shù)據(jù)處理器；所述主串行收發(fā)器和各從串行收發(fā)器用于接收數(shù)據(jù)總線上的數(shù)據(jù)包，還用于發(fā)送數(shù)據(jù)包至數(shù)據(jù)總線，所述主CRC校驗(yàn)器和各從CRC校驗(yàn)器用于獲取待發(fā)送的有效數(shù)據(jù)的CRC校驗(yàn)碼并將其加入相應(yīng)的數(shù)據(jù)幀，還用于校驗(yàn)接收到的有效數(shù)據(jù)，所述主存儲(chǔ)器和各從存儲(chǔ)器用于存儲(chǔ)有效數(shù)據(jù)，所述總線控制器用于控制所述串行數(shù)據(jù)傳輸系統(tǒng)的運(yùn)行和完成主機(jī)端的數(shù)據(jù)處理，各數(shù)據(jù)處理器用于根據(jù)所述總線控制器的控制信號(hào)配合所述主機(jī)完成從機(jī)端的數(shù)據(jù)處理。
[0007]優(yōu)選地，所述數(shù)據(jù)總線包括發(fā)送數(shù)據(jù)總線和接收數(shù)據(jù)總線，所述地址總線包括發(fā)送地址總線和接收地址總線，所述使能信號(hào)線包括發(fā)送使能信號(hào)線和接收使能信號(hào)線，所述錯(cuò)誤信號(hào)線包括發(fā)送錯(cuò)誤信號(hào)線和接收錯(cuò)誤信號(hào)線；所述發(fā)送數(shù)據(jù)總線、所述發(fā)送地址總線、所述發(fā)送使能信號(hào)線和所述發(fā)送錯(cuò)誤信號(hào)線屬于發(fā)送總線，所述接收數(shù)據(jù)總線、所述接收地址總線、所述接收使能信號(hào)線和所述接收錯(cuò)誤信號(hào)線屬于接收總線，所述發(fā)送總線和所述接收總線相互獨(dú)立。
[0008]優(yōu)選地，所述主串行收發(fā)器和各從串行收發(fā)器均為FPGA內(nèi)部集成的高速串行收發(fā)器。
[0009]總體而言，通過(guò)本實(shí)用新型所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下有益效果:
[0010](I)主串行收發(fā)器和各從串行收發(fā)器為FPGA內(nèi)部集成的高速串行收發(fā)器，能充分利用FPGA內(nèi)部邏輯資源，硬件結(jié)構(gòu)簡(jiǎn)單，保密性好、成本低；串行傳輸，占用I/O 口少，布線簡(jiǎn)單。
[0011](2)支持任意節(jié)點(diǎn)間的數(shù)據(jù)傳輸，主節(jié)點(diǎn)與從節(jié)點(diǎn)間依靠串行總線直接傳輸，各從節(jié)點(diǎn)間以主節(jié)點(diǎn)作為中轉(zhuǎn)站實(shí)現(xiàn)傳輸。
[0012](3)從節(jié)點(diǎn)可擴(kuò)展，各從節(jié)點(diǎn)有單獨(dú)的節(jié)點(diǎn)地址，將新節(jié)點(diǎn)搭載在總線上并配以新節(jié)點(diǎn)地址即可實(shí)現(xiàn)。
[0013](4)數(shù)據(jù)發(fā)送與接收有獨(dú)立的控制信號(hào)集與收發(fā)器，可實(shí)現(xiàn)全雙工數(shù)據(jù)傳輸，數(shù)據(jù)傳輸率高。
[0014](5)差分線傳輸,抗干擾能力強(qiáng)。
【專(zhuān)利附圖】

【附圖說(shuō)明】
[0015]圖1是本實(shí)用新型實(shí)施例的串行數(shù)據(jù)傳輸系統(tǒng)的結(jié)構(gòu)示意圖；
[0016]圖2是本實(shí)用新型實(shí)施例的串行數(shù)據(jù)傳輸系統(tǒng)的數(shù)據(jù)傳輸時(shí)序圖。
【具體實(shí)施方式】
[0017]為了使本實(shí)用新型的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本實(shí)用新型進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本實(shí)用新型，并不用于限定本實(shí)用新型。此外，下面所描述的本實(shí)用新型各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0018]如圖1所示，本實(shí)用新型實(shí)施例的串行數(shù)據(jù)傳輸系統(tǒng)包括主機(jī)和多個(gè)從機(jī)(從機(jī)
1、...、從機(jī)n，n大于或等于I且η為整數(shù))。其中，主機(jī)包括主串行收發(fā)器、主CRC校驗(yàn)器、總線控制器和主存儲(chǔ)器，主串行收發(fā)器、主CRC校驗(yàn)器、總線控制器和主存儲(chǔ)器依次串接。每個(gè)從機(jī)均包括從串行收發(fā)器、從CRC校驗(yàn)器、數(shù)據(jù)處理器和從存儲(chǔ)器，從串行收發(fā)器、從CRC校驗(yàn)器、數(shù)據(jù)處理器和從存儲(chǔ)器依次串接。主串行收發(fā)器通過(guò)串行總線中的數(shù)據(jù)總線連接各從串行收發(fā)器，總線控制器通過(guò)串行總線中的地址總線、使能信號(hào)線和錯(cuò)誤信號(hào)線連接各數(shù)據(jù)處理器。
[0019]該串行數(shù)據(jù)傳輸系統(tǒng)可完成任何節(jié)點(diǎn)間的數(shù)據(jù)傳輸,其中，從機(jī)與主機(jī)間的數(shù)據(jù)交互可直接依靠主串行收發(fā)器和從串行收發(fā)器完成，而從節(jié)點(diǎn)間的數(shù)據(jù)交互需經(jīng)主機(jī)中轉(zhuǎn)，雖然增大了從節(jié)點(diǎn)的數(shù)據(jù)傳輸延時(shí)，但大大簡(jiǎn)化了總線結(jié)構(gòu)。[0020]主串行收發(fā)器和從串行收發(fā)器用于接收數(shù)據(jù)總線上的數(shù)據(jù)包，還用于發(fā)送數(shù)據(jù)包至數(shù)據(jù)總線。數(shù)據(jù)包包括數(shù)據(jù)對(duì)齊符、若干數(shù)據(jù)幀(由有效數(shù)據(jù)與校驗(yàn)碼組成)和結(jié)束符。主CRC校驗(yàn)器和從CRC校驗(yàn)器用于獲取待發(fā)送的有效數(shù)據(jù)的CRC校驗(yàn)碼并將其加入相應(yīng)的數(shù)據(jù)幀中，還用于校驗(yàn)主串行收發(fā)器和從串行收發(fā)器接收到的有效數(shù)據(jù)?？偩€控制器用于控制整個(gè)串行數(shù)據(jù)傳輸系統(tǒng)的運(yùn)行和主機(jī)端的數(shù)據(jù)處理。主存儲(chǔ)器和從存儲(chǔ)器用于存儲(chǔ)主機(jī)和從機(jī)的有效數(shù)據(jù)。數(shù)據(jù)處理器用于根據(jù)總線控制器的信號(hào)配合主機(jī)完成從機(jī)端的數(shù)據(jù)處理。
[0021]隨著集成電路工藝的不斷進(jìn)步，現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)芯片內(nèi)部已集成了能實(shí)現(xiàn)高速數(shù)據(jù)收發(fā)的通用數(shù)據(jù)傳輸平臺(tái)(General Data Transfer Platform, GTP)收發(fā)器模塊，為串行連接提供低風(fēng)險(xiǎn)低成本的解決方案。本實(shí)用新型實(shí)施例的串行數(shù)據(jù)傳輸系統(tǒng)中，主串行收發(fā)器和各從串行收發(fā)器為FPGA內(nèi)部集成的高速串行收發(fā)器。
[0022]圖2是本實(shí)用新型實(shí)施例的串行數(shù)據(jù)傳輸系統(tǒng)的數(shù)據(jù)傳輸時(shí)序圖，發(fā)送與接收總線相互獨(dú)立。
[0023]發(fā)送過(guò)程:當(dāng)發(fā)送使能信號(hào)TEn為高電平時(shí)，主CRC校驗(yàn)器得出待發(fā)送的有效數(shù)據(jù)的CRC校驗(yàn)碼，并將其加在數(shù)據(jù)包Valid TData中相應(yīng)的數(shù)據(jù)幀中經(jīng)主串行收發(fā)器發(fā)送出去。各數(shù)據(jù)處理器檢測(cè)總線控制器輸出的發(fā)送使能信號(hào)TEn，有效時(shí)將對(duì)應(yīng)的從機(jī)地址匹配發(fā)送地址信號(hào)TAddr，匹配成功的從機(jī)準(zhǔn)備接收數(shù)據(jù)包Valid TData0當(dāng)從機(jī)完成逗號(hào)對(duì)齊后，從CRC校驗(yàn)器對(duì)數(shù)據(jù)幀進(jìn)行CRC校驗(yàn)，校驗(yàn)通過(guò)則表示接收到的有效數(shù)據(jù)正確，拉低發(fā)送錯(cuò)誤信號(hào)TErr，并將有效數(shù)據(jù)存入從存儲(chǔ)器，否則表示接收到的有效數(shù)據(jù)錯(cuò)誤，拉高發(fā)送錯(cuò)誤信號(hào)TErr，通知主機(jī)重新發(fā)送上一幀數(shù)據(jù)，主機(jī)發(fā)送完數(shù)據(jù)包后拉低發(fā)送使能信號(hào)TEn，該數(shù)據(jù)發(fā)送過(guò)程結(jié)束。
[0024]接收過(guò)程:當(dāng)接收使能信號(hào)REn為高電平時(shí)，主機(jī)準(zhǔn)備接收數(shù)據(jù)包ValidRData，各數(shù)據(jù)處理器檢測(cè)總線控制器輸出的接收使能信號(hào)REn，有效時(shí)將對(duì)應(yīng)的從機(jī)地址匹配接收地址信號(hào)RAddr，匹配成功的從機(jī)的從CRC校驗(yàn)器得出待接收的有效數(shù)據(jù)的CRC校驗(yàn)碼，并將其加在數(shù)據(jù)包Valid RData中相應(yīng)的數(shù)據(jù)幀中經(jīng)從串行收發(fā)器發(fā)送出去。當(dāng)主機(jī)完成逗號(hào)對(duì)齊后，主CRC校驗(yàn)器對(duì)數(shù)據(jù)幀進(jìn)行CRC校驗(yàn)，校驗(yàn)通過(guò)則表示接收到的有效數(shù)據(jù)正確，拉低接收錯(cuò)誤信號(hào)RErr，并將有效數(shù)據(jù)存入主存儲(chǔ)器，否則表示接收到的有效數(shù)據(jù)錯(cuò)誤，拉高接收錯(cuò)誤信號(hào)RErr，通知從機(jī)重新發(fā)送上一幀數(shù)據(jù)，主串行收發(fā)器接收到結(jié)束符后拉低接收使能信號(hào)REn，該數(shù)據(jù)接收過(guò)程結(jié)束。
[0025]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本實(shí)用新型的較佳實(shí)施例而已，并不用以限制本實(shí)用新型，凡在本實(shí)用新型的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本實(shí)用新型的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種串行數(shù)據(jù)傳輸系統(tǒng)，其特征在于，包括主機(jī)和多個(gè)從機(jī)； 所述主機(jī)包括依次串接的主串行收發(fā)器、主CRC校驗(yàn)器、總線控制器和主存儲(chǔ)器，每一個(gè)所述從機(jī)包括依次串接的從串行收發(fā)器、從CRC校驗(yàn)器、數(shù)據(jù)處理器和從存儲(chǔ)器； 所述主串行收發(fā)器通過(guò)串行總線中的數(shù)據(jù)總線連接各從串行收發(fā)器，所述總線控制器通過(guò)串行總線中的地址總線、使能信號(hào)線和錯(cuò)誤信號(hào)線連接各數(shù)據(jù)處理器； 所述主串行收發(fā)器和各從串行收發(fā)器用于接收數(shù)據(jù)總線上的數(shù)據(jù)包，還用于發(fā)送數(shù)據(jù)包至數(shù)據(jù)總線，所述主CRC校驗(yàn)器和各從CRC校驗(yàn)器用于獲取待發(fā)送的有效數(shù)據(jù)的CRC校驗(yàn)碼并將其加入相應(yīng)的數(shù)據(jù)幀，還用于校驗(yàn)接收到的有效數(shù)據(jù)，所述主存儲(chǔ)器和各從存儲(chǔ)器用于存儲(chǔ)有效數(shù)據(jù)，所述總線控制器用于控制所述串行數(shù)據(jù)傳輸系統(tǒng)的運(yùn)行和完成主機(jī)端的數(shù)據(jù)處理，各數(shù)據(jù)處理器用于根據(jù)所述總線控制器的控制信號(hào)配合所述主機(jī)完成從機(jī)端的數(shù)據(jù)處理。
2.如權(quán)利要求1所述的串行數(shù)據(jù)傳輸系統(tǒng)，其特征在于，所述數(shù)據(jù)總線包括發(fā)送數(shù)據(jù)總線和接收數(shù)據(jù)總線，所述地址總線包括發(fā)送地址總線和接收地址總線，所述使能信號(hào)線包括發(fā)送使能信號(hào)線和接收使能信號(hào)線，所述錯(cuò)誤信號(hào)線包括發(fā)送錯(cuò)誤信號(hào)線和接收錯(cuò)誤信號(hào)線； 所述發(fā)送數(shù)據(jù)總線、所述發(fā)送地址總線、所述發(fā)送使能信號(hào)線和所述發(fā)送錯(cuò)誤信號(hào)線屬于發(fā)送總線，所述接收數(shù)據(jù)總線、所述接收地址總線、所述接收使能信號(hào)線和所述接收錯(cuò)誤信號(hào)線屬于接收總線，所述發(fā)送總線和所述接收總線相互獨(dú)立。
3.如權(quán)利要求1或2所述的串行數(shù)據(jù)傳輸系統(tǒng)，其特征在于，所述主串行收發(fā)器和各從串行收發(fā)器均為FPGA內(nèi)部集成的高速串行收發(fā)器。
【文檔編號(hào)】G06F13/38GK203658995SQ201320877596
【公開(kāi)日】2014年6月18日 申請(qǐng)日期:2013年12月27日 優(yōu)先權(quán)日:2013年12月27日
【發(fā)明者】李源, 周云飛, 霍立剛, 蔡得領(lǐng) 申請(qǐng)人:華中科技大學(xué)