補償同步數(shù)據(jù)總線的誤差的裝置與方法
【專利摘要】本發(fā)明提供一種補償同步數(shù)據(jù)總線的誤差的裝置與方法，該裝置包括一同步延遲接收器，用以接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲數(shù)據(jù)位信號的登錄，其中同步延遲接收器包括多個第一匹配反相對、一第一多工器、以及一位接收器。多個第一匹配反相對用以產(chǎn)生數(shù)據(jù)位信號的多個后續(xù)延遲版本；第一多工器接收一延遲總線上的一延遲總線信號，并且由所述延遲版本中選擇對應(yīng)數(shù)據(jù)位信號之一；位接收器當所接收的所述徑向分布閃控信號被設(shè)置時，登錄數(shù)據(jù)位信號中被選擇延遲版本的狀態(tài)。本發(fā)明能夠補償源同步數(shù)據(jù)總線上的信號與閃控信號的未對準誤差，并提供更高頻率的總線傳輸。
【專利說明】補償同步數(shù)據(jù)總線的誤差的裝置與方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明關(guān)于微電子的領(lǐng)域，特別是一種關(guān)于將傳送與接收源同步信號(sourcesynchronous signal)的數(shù)據(jù)與時脈進行同步的裝置與方法。
【背景技術(shù)】
[0002]現(xiàn)今的計算機系統(tǒng)使用源同步系統(tǒng)總線(source synchronous system bus)以提供總線代理器(bus agent)之間的數(shù)據(jù)交換，例如在微處理器以及存儲器集線器(memoryhub)之間?！霸赐健笨偩€協(xié)議使數(shù)據(jù)能夠傳輸于很高的總線速度。源同步協(xié)議制定的操作原則是，傳輸總線代理器在一固定時間的區(qū)間將數(shù)據(jù)置于傳輸代理器外的總線上，并且依據(jù)該數(shù)據(jù)的設(shè)置(assert)或是切換一“閃控(strobe) ”信號，以通知接收總線代理器該數(shù)據(jù)是有效的。數(shù)據(jù)信號及其對應(yīng)閃控信號的發(fā)送途徑在沿著相等傳輸路徑(包括實體地與電磁地)的總線之上，因而使得接收器能夠相當確定當偵測到對應(yīng)閃控信號切換時，數(shù)據(jù)信號上的數(shù)據(jù)是有效的。對本發(fā)明而言，總線代理器可以是使用源同步信號在源同步總線上傳輸數(shù)據(jù)至/從另一總線代理器的任一電子元件。舉例而言，總線代理器可以是中央處理器、微處理器、存儲器控制器、存儲器集線器、晶片組以及繪圖控制器，但不限定于此。源同步總線也可以是現(xiàn)有的系統(tǒng)總線、前端總線、或是后端總線?？偩€代理器可以分別封裝，被安排于主機板上、并且與主機板上的導(dǎo)線相互連接。此外，多個總線代理器可以被安排在位于主機板上的相同封裝體之內(nèi)，其中多個總線代理器可以是封裝體內(nèi)的各個晶粒，或是被整合到相同的集成電路晶粒并且通過晶粒上的導(dǎo)線相互連接。
[0003]然而，源同步數(shù)據(jù)閃控信號與數(shù)據(jù)信號容易受到多種不同原因而造成誤差。這些誤差可能來自無法控制的設(shè)計安全數(shù)、制程容忍范圍、或是環(huán)境因子例如電壓或是溫度。在大多數(shù)的案例中，最好的情況是徑向分布(radial distributed)閃控信號在數(shù)據(jù)有效期間的一半上正確地切換，使得接收器所看到的數(shù)據(jù)具有相等的設(shè)定與維持時間。然而，上述原因所造成的誤差可能會導(dǎo)致數(shù)據(jù)信號及/或其閃控信號的偏移，使得接收條件并非最佳化。結(jié)果，相關(guān)元件的操作頻率受到限制。
[0004]另一種誤差的來源可能是接收元件內(nèi)的徑向分布閃控信號的路徑分布所造成的。當系統(tǒng)設(shè)計者使用較大的長度以確保閃控信號及其相關(guān)數(shù)據(jù)信號的發(fā)送途徑沿著系統(tǒng)板(或是主機板)上的相同傳輸路徑時，普通技術(shù)人員皆知一旦閃控信號進入接收元件，就必定被分配至所有與閃控信號相關(guān)的內(nèi)部同步接受器。一些分配徑向分布閃控信號至內(nèi)部接收器的技術(shù)僅增加閃控信號至內(nèi)部接收器的發(fā)送路徑所需的傳輸長度，但是該傳輸長度會增加數(shù)據(jù)信號傳輸上的延遲，因而造成同步傳輸?shù)南辔黄?。更新近的閃控信號分布方法也會導(dǎo)致已分配的徑向分布閃控信號的緩沖(buffering)，因而更加造成同步傳輸?shù)南辔坏钠啤?br> [0005]因此，需要一種裝置與方法用以補償源同步數(shù)據(jù)總線上的信號與閃控信號的未對準誤差，因而允許元件的操作頻率的最佳化。
[0006]此外也需要一種技術(shù)用以調(diào)整數(shù)據(jù)閃控信號及相應(yīng)數(shù)據(jù)信號的相位調(diào)校，以允許同步總線上信號的最佳化。
[0007]還需要一種自動運作機制以允許在接收元件中數(shù)據(jù)閃控信號及相應(yīng)數(shù)據(jù)信號的相位調(diào)校可被自動最佳化。
[0008]還需要一種在主機板層級是可編程的裝置，以補償自動信號調(diào)校機制中的制程與設(shè)計誤差、電壓變動以及溫度變動。
[0009]此外，需要同步接收器用以自動補償源同步數(shù)據(jù)總線上的信號誤差。

【發(fā)明內(nèi)容】

[0010]本發(fā)明用以解決上述問題以及克服現(xiàn)有技術(shù)的其他問題、缺點、以及限制。此外，本發(fā)明提供較佳的技術(shù)，自動與動態(tài)地最佳化透過來源同步總線所接收的數(shù)據(jù)信號與相關(guān)閃控信號的相位調(diào)校。
[0011]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的裝置，包括一同步延遲接收器，用以接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲數(shù)據(jù)位信號的登錄，其中同步延遲接收器包括多個第一匹配反相對、一第一多工器、以及一位接收器。多個第一匹配反相對用以產(chǎn)生數(shù)據(jù)位信號的多個后續(xù)延遲版本；第一多工器耦接至所述第一匹配反相對，用以接收一延遲總線上的一延遲總線信號以標示傳輸時間，并且從該數(shù)據(jù)位信號的所述后續(xù)延遲版本中選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；位接收器用以接收所述徑向分布閃控信號之一以及該數(shù)據(jù)位信號中被選擇的該延遲版本，并且當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)。
[0012]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的裝置，包括一微處理器。微處理器包括一同步延遲接收器，用以接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲數(shù)據(jù)位信號的登錄，其中同步延遲接收器包括多個第一匹配反相對、一第一多工器、以及一位接收器。多個第一匹配反相對用以產(chǎn)生數(shù)據(jù)位信號的多個后續(xù)延遲版本；第一多工器，耦接至所述第一匹配反相對，用以接收一延遲總線上的一延遲總線信號以標示傳輸時間，并且由該數(shù)據(jù)位信號的所述后續(xù)延遲版本中選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；位接收器用以接收所述徑向分布閃控信號之一以及該數(shù)據(jù)位信號中被選擇的該延遲版本，并且當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)。
[0013]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的方法，包括:接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲數(shù)據(jù)位信號的登錄。其中接收所述徑向分布閃控信號之一以及數(shù)據(jù)位信號的步驟包括:產(chǎn)生數(shù)據(jù)位信號的多個后續(xù)延遲版本；接收一延遲總線上的一延遲總線信號以標示傳輸時間；選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；以及當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)的狀態(tài)。
[0014]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的裝置，包括一 JTAG接口以及一位延遲控制器。JTAG接口用以接收一 JTAG總線上的一控制信號，其中控制信號用以標示調(diào)整一傳輸時間的一數(shù)值；以及位延遲控制器，用以測量傳輸時間以及產(chǎn)生一延遲總線上的一延遲總線信號以標不一調(diào)整傳輸時間，其中傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中位延遲控制器包括一延遲鎖相控制器、一調(diào)整邏輯器以及一格雷編碼器。延遲鎖相控制器用以選擇第一信號的多個后續(xù)延遲版本之一，以及產(chǎn)生一延遲選擇總線上的一延遲選擇信號以標不傳輸時間，其中所選擇的延遲版本與第二信號的設(shè)置一致；調(diào)整邏輯器耦接至JTAG接口以及延遲選擇總線，用以依據(jù)JTAG接口所指定的數(shù)值調(diào)整延遲選擇信號以產(chǎn)生一向量信號，其中向量信號輸出至一已調(diào)整的延遲總線；以及格雷編碼器對向量信號進行格雷編碼，以產(chǎn)生延遲總線上的延遲總線信號。
[0015]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的裝置，包括一微處理器。微處理器包括一 JTAG接口以及一位延遲控制器。JTAG接口用以接收一 JTAG總線上的一控制信號，其中控制信號用以標示調(diào)整一傳輸時間的一數(shù)值；以及位延遲控制器，用以測量傳輸時間以及產(chǎn)生一延遲總線上的一延遲總線信號以標示一調(diào)整傳輸時間，其中傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中位延遲控制器包括一延遲鎖相控制器、一調(diào)整邏輯器以及一格雷編碼器。延遲鎖相控制器用以選擇第一信號的多個后續(xù)延遲版本之一，以及產(chǎn)生一延遲選擇總線上的一延遲選擇信號以標示傳輸時間，其中該第一信號中選擇的延遲版本與第二信號的設(shè)置一致；調(diào)整邏輯器耦接至JTAG接口以及延遲選擇總線，用以依據(jù)JTAG接口所指定的數(shù)值調(diào)整延遲選擇信號以產(chǎn)生一向量信號，其中向量信號輸出至一調(diào)整延遲總線；以及格雷編碼器，對向量信號進行格雷編碼，以產(chǎn)生延遲總線上的延遲總線信號。
[0016]本發(fā)明提供一種補償同步數(shù)據(jù)總線上誤差的方法，包括接收一 JTAG總線上的一控制信號，其中控制信號用以標示調(diào)整一傳輸時間的一數(shù)值；測量傳輸時間，其中傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中測量傳輸時間的步驟包括:選擇第一信號的多個后續(xù)延遲版本之一，其中所選擇的延遲版本與第二信號的設(shè)置一致；以控制信號所標示的數(shù)值調(diào)整傳輸時間，以產(chǎn)生一調(diào)整傳輸時間；以及對調(diào)整傳輸時間進行格雷編碼，以產(chǎn)生一延遲總線上的一延遲總線信號。
[0017]本發(fā)明能夠補償源同步數(shù)據(jù)總線上的信號與閃控信號的未對準誤差，并提供更高頻率的總線傳輸。
【專利附圖】

【附圖說明】
[0018]以下敘述將有助于了解本發(fā)明的優(yōu)點、特征以及改善內(nèi)容，配合的圖示包括:
[0019]圖1是說明現(xiàn)今系統(tǒng)中傳輸與接收源同步數(shù)據(jù)的方塊圖。
[0020]圖2是描述發(fā)生于圖1的現(xiàn)今系統(tǒng)中的兩種源同步信號情境的時脈圖，其中第一種情境是接收元件中的數(shù)據(jù)閃控與其對應(yīng)數(shù)據(jù)同步，而第二種情境是數(shù)據(jù)閃控及其對應(yīng)數(shù)據(jù)不同步。
[0021]圖3是本發(fā)明所提供的用于局部自動同步信號調(diào)校的裝置的方塊圖。
[0022]圖4是本發(fā)明所提供的用于動態(tài)自動同步信號調(diào)校的裝置的方塊圖。
[0023]圖5是本發(fā)明所提供的位延遲控制元件的實施例的方塊圖。
[0024]圖6是本發(fā)明所提供的說明熔絲調(diào)整位延遲控制元件的方塊圖。
[0025]圖7是本發(fā)明所提供的說明JTAG調(diào)整位延遲控制元件的方塊圖。
[0026]圖8是本發(fā)明所提供的說明同步延遲接收器的方塊圖。
[0027]圖9是本發(fā)明所提供的說明精確延遲元件的方塊圖。
[0028]附圖中符號的簡單說明如下:[0029]100:計算機系統(tǒng)；101:總線代理器；102:源同步總線；200:時脈圖；201:第一情境；202:第二情境;300、400:補償同步數(shù)據(jù)總線上的誤差的裝置;301、311、411?3N1:節(jié)點；302、402:內(nèi)部徑向分布閃控信號；303.1 ?303.N、403.1 ?403.N、406.1 ?406.N、501、601,701,801:延遲元件；305、405:位延遲控制器；313、413:閃控接收器；303、403:徑向分布元件;304、404:同步延遲接收器；312?3N2、412?4N2、SUB[1:0]、SLAG:信號；406:復(fù)制徑向分布元件；415:復(fù)制閃控接收元件；500:位延遲控制器；502、602、702、802:多工器；503、603、703:延遲鎖相控制器；504、604、704:格雷編碼器；600:熔絲調(diào)整位延遲控制器；605:數(shù)值調(diào)整器；606、706:調(diào)整邏輯器；700: JTAG調(diào)整位延遲控制器；705:JTAG接口 ；800:同步延遲接收器；803:同步位接收器；900:精密延遲元件；901:第一多工器；902:第二多工器；ALAG[3:0]:向量信號；BLCKU BLCKO, BCLK#、BCLK[1:0]:總線時脈；D[15:0]:數(shù)據(jù)總線信號；DATA1?DATAN:數(shù)據(jù)位信號；DATAX:數(shù)據(jù)位；DDATAX[15:0]:延遲位信號；DSTBPB0、DSTBNB0、DSTR0BEI ?DSTR0BEN、DSTR0BEX:徑向分布閃控信號；DSTR0BE:數(shù)據(jù)閃控信號；JTAG[N:0]:控制信號；K1?K15:全持反相對；LAG[3:0]:延遲總線信號；LAGCLK:延遲時間脈沖；LAGPLS:延遲脈沖信號；LAGSELECT[3:0]:延遲選擇信號；LC0?LC31:分接點；0UT1?0UTN:輸出信號；RDATAX:接收位信號；REPS1:徑向分布脈沖信號；SDATAX:選擇延遲信號；U1A/B?U15A/B:反相對；UPDATE:更新信號。
【具體實施方式】
[0030]本說明書實施例的制作與使用方式的細節(jié)描述如下。然而要特別留意的是，本說明書提供許多可應(yīng)用的發(fā)明概念，能廣泛實施于特定內(nèi)容。用以討論的特定實施例僅說明本說明書實施例的特定制作與實施方式，并未局限本發(fā)明范圍。
[0031]以下配合圖式說明詳細的實施例。如果可能的話，圖式及說明中使用相同的標號來表示相同或相似的部件。在圖式中，為了清楚及方便性，而擴大形狀及厚度。以下說明將特別針對本發(fā)明實施例的裝置或是其中元件的形成部分?？梢岳斫獾氖俏刺貏e繪示或說明的元件可具有各種不同的型式。本說明書全文中所提及關(guān)于實施例的意思是指有關(guān)于本實施例中所提及特定的特征、結(jié)構(gòu)、或特色包含于本發(fā)明的至少一實施例中。因此，本說明書全文中各處所出現(xiàn)的在一實施例中的用語所指的并不全然表示為相同的實施例。再者，特定的特征、結(jié)構(gòu)、或特色能以任何適當方式而與一或多個實施例作結(jié)合?？梢岳斫獾氖且韵碌膱D式并未依照比例繪示，而僅僅提供說明之用。
[0032]為了說明關(guān)于現(xiàn)今裝置使用源同步信號與相關(guān)技術(shù)來傳輸與接收數(shù)據(jù)的背景，圖1至圖2用于討論現(xiàn)今技術(shù)的缺點與限制。之后，圖3至圖9用以討論本發(fā)明。本發(fā)明提供能夠克服這些限制與缺點的運作機制，該運作機制偵測接收元件中數(shù)據(jù)閃控信號及其相關(guān)數(shù)據(jù)群組的位的精確延遲，并提供在相關(guān)接受器中延遲相關(guān)數(shù)據(jù)群組的位的技術(shù)，因而提供對多種原因所造成的閃控信號與數(shù)據(jù)誤差的校正，因此能夠使傳輸元件與接收元件之間的生產(chǎn)量達到最佳化。
[0033]圖1說明在現(xiàn)今的計算機系統(tǒng)100中兩個或以上的總線代理器101在源同步總線102上交換數(shù)據(jù)的方塊圖。如上所述，總線代理器101可以是計算機系統(tǒng)100中用以通過源同步總線102傳輸或接收數(shù)據(jù)的任何元件(組)。源同步總線102可以是現(xiàn)有的其他名稱，例如系統(tǒng)總線、前端總線、以及后端總線，但非限定于此。[0034]對于此領(lǐng)域的普通技術(shù)人員而言，現(xiàn)今典型的總線代理器101可以為，例如微處理器或是中央處理器(CPU)、存儲器集線器或是存儲器控制器、晶片組、主控或從屬的周邊元件、直接存儲器存取單元、繪圖控制器、或是其他類型的總線接口單元，但非限定于此。廣義而言，為了傳輸數(shù)據(jù)，總線代理器101的其中之一會驅(qū)動源同步總線102上的信號子集，而另一個總線代理器101會偵測并接收被驅(qū)動的信號，因而取得代表源同步總線102上的一個或以上的信號子集的狀態(tài)的數(shù)據(jù)。一個或以上的總線代理器101可以是分別安排于單獨集成電路晶粒并且封裝于元件封裝體的元件，其中該元件封裝體以傳統(tǒng)方法被放置于主機板(或是系統(tǒng)板)之上，并且源同步總線102以金屬接線(或是接墊)安置于主機板上。另一種方法是，兩種或以上的總線代理器101可以是分別安排于單獨集成電路晶粒的元件，而這兩個或以上的集成電路晶粒被安置于基板上并封裝在單一的元件封裝體中，而源同步總線102則以金屬接線的方式安置在基板上，并且單一元件封裝體被安排在主機板上并且通過主機板上交互連接的金屬接線耦接至其他主機板上的元件封裝體，其中該交互連接的金屬接線包括源同步總線102。進一步而言，兩個或以上的總線代理器101可以安排在單一集成電路晶粒上，其中該集成電路晶粒被封裝在主機板上的一元件封裝體之中，并且源同步總線102包括單一集成電路晶粒上的金屬接線以交互連接兩個或以上的總線代理器101，而主機板上的金屬接線交互連接元件封裝體，或?qū)⒏采w單一集成電路晶粒的該元件封裝體連接至其他主機板上的元件封裝體。
[0035]現(xiàn)今技術(shù)有許多種不同的總線協(xié)議用于兩個總線代理器101之間的數(shù)據(jù)傳輸，這些不同技術(shù)的細節(jié)描述不在本發(fā)明的范圍中。在本發(fā)明中，在總線交互傳輸?shù)膬蓚€或以上的總線代理器101間所傳輸“數(shù)據(jù)”包括地址信息、關(guān)于一個或以上地址的數(shù)據(jù)、控制信息、或是狀態(tài)信息，但非限定于此。無論源同步總線102上所傳輸?shù)臄?shù)據(jù)類型為何，本發(fā)明所強調(diào)的是現(xiàn)今越來越多的計算機系統(tǒng)100使用一般稱為“源同步”協(xié)議的特定類型的總線協(xié)議，以在非常高速的總線速度進行數(shù)據(jù)傳輸。相較于前案的樣本數(shù)據(jù)總線協(xié)議，源同步協(xié)議的操作原則是，傳輸?shù)目偩€代理器101在一固定時間的區(qū)間(亦即“設(shè)定時間(setuptime) ”)將數(shù)據(jù)置于總線代理器101外的源同步總線102上，并且設(shè)置對應(yīng)該數(shù)據(jù)的“閃控”信號，以通知接收總線代理器101該數(shù)據(jù)是有效的。傳輸總線代理器101持有源同步總線102上的數(shù)據(jù)一段時間(亦即“持有時間(hold time)”)，該時間大約相等于建立時間，使得接收總線代理器101能夠偵測設(shè)置徑向分布閃控信號之前的時間狀態(tài)，以及取得設(shè)置徑向分布閃控信號之后的數(shù)據(jù)。此領(lǐng)域的普通技術(shù)人員均了解在非常高速的傳輸速度中，包含一組數(shù)據(jù)及其對應(yīng)的徑向分布閃控信號的物理與電磁參數(shù)的傳輸路徑相當不同于關(guān)于總線上另一組信號的傳輸路徑，無論傳輸路徑是從傳輸元件到另一個接收元件，或是傳輸路徑是從傳輸總線代理器101到同樣的接收總線代理器101，而是與另一個數(shù)據(jù)群組以及該群組的相關(guān)的徑向分布閃控信號相符。尤其是，傳輸路徑、總線阻抗、以及傳輸路徑的電磁特性會影響數(shù)據(jù)信號穩(wěn)定的時間(例如設(shè)定與持有時間)，其中穩(wěn)定的意思是對于接收總線代理器101而言接收是有效(valid)的。因此之故，源同步總線協(xié)議是現(xiàn)在此領(lǐng)域的主流。在傳統(tǒng)的架構(gòu)中，相關(guān)于數(shù)據(jù)信號的對應(yīng)組(或是“群組”)的數(shù)據(jù)閃控信號特意地沿著數(shù)據(jù)信號組的相同路徑做電路布局，因此，閃控信號會看見與數(shù)據(jù)信號相同的路徑特性。如果閃控信號在數(shù)據(jù)有效的期間(最好設(shè)定與持有時間大約相同)被設(shè)置，當接收總線代理器101偵測到閃控信號的有效切換時，就可相當確定該數(shù)據(jù)信號也會是有效的。[0036]圖2用以進一步描述源同步總線的信號的傳輸過程。時脈圖200描述發(fā)生于圖1的現(xiàn)今系統(tǒng)中，兩種源同步信號的情境:第一種情境是接收元件中的數(shù)據(jù)閃控信號與其相應(yīng)數(shù)據(jù)同步，而第二種情境是數(shù)據(jù)閃控信號及其相應(yīng)數(shù)據(jù)不同步。時脈圖200顯示了樣本數(shù)據(jù)信號群組中信號的交互過程，其中該交互過程用以執(zhí)行8字節(jié)的叢訊(burst)總線傳輸?shù)臄?shù)據(jù)相位。為了清楚說明之故，時脈圖200中的信號設(shè)置為邏輯低電平，雖然此領(lǐng)域的普通技術(shù)人員會了解該設(shè)置也可以是邏輯高電平，或是高電平與低電平之間的切換(toggling) o時脈圖200的上方顯示了差動(differential)總線時脈BLCK[1:0]的循環(huán)周期。對于x86相容的微處理器而言，總線時脈BLCK[1:0]被送往所有的總線代理器，以促進總線代理器之間交互傳輸?shù)耐健?br> [0037]源同步協(xié)議提供16位的數(shù)據(jù)總線信號D[15:0]，支持在總線時脈BLCK[1:0]的兩個時脈周期的8字節(jié)快取線的數(shù)據(jù)相位之間的傳輸，其中該傳輸通過源同步數(shù)據(jù)的徑向分布閃控信號DSTBPB0與DSTBNB0的使用而達成。16位的數(shù)據(jù)總線信號D[15:0]的一個字節(jié)的傳輸為現(xiàn)有的差頻(beat)，并且四個差頻1-4、5-8傳輸于總線時脈BCLK[1:0]的每一個循環(huán)周期。數(shù)據(jù)總線信號D[15:0]及其對應(yīng)的徑向分布閃控信號DSTBPB0與DSTBNB0的路由路徑，相同于數(shù)據(jù)總線信號D[15:0]的每一個位接收器的傳輸路徑。徑向分布閃控信號DSTBPB0的下邊緣用以標示數(shù)據(jù)總線信號D[15:0]上的字1、3、5、7的有效性。徑向分布閃控信號DSTBNB0的下邊緣用以標示數(shù)據(jù)總線信號D[15:0]上的字2、4、6、8的有效性。要注意的是，徑向分布閃控信號DSTBPB0與DSTBNB0的頻率是總線時脈BLCK[1:0]的頻率的兩倍，并且兩個徑向分布閃控信號DSTBPB0與DSTBNB0具有相對二分之一的時脈周期相位延遲。因此，所例示的總線協(xié)議支持在單一總線時脈周期中四個組(亦即差頻)的數(shù)據(jù)傳輸。上述信號用以說明本發(fā)明，為了清楚說明之故，簡化了總線的交互傳輸。然而，此領(lǐng)域的普通技術(shù)人員會了解如何擴展總線，以支持各種數(shù)量的位。
[0038]此領(lǐng)域的普通技術(shù)人員會了解，傳輸總線代理器(例如微處理器、晶片組、或其他總線代理器)安排其數(shù)據(jù)總線信號D[15:0]于總線上，然后設(shè)置其對應(yīng)的閃控信號DSTBPB0、DSTBNB0以標示數(shù)據(jù)的有效性，較好的作法是通過一半的數(shù)據(jù)有效期間，使得建立與持有時間大約相等。因此，相較于較舊的取樣數(shù)據(jù)/地址總線而言，數(shù)據(jù)被安排在總線上且被持有一段取樣時間，但現(xiàn)在的同步總線運作機制將數(shù)據(jù)閃控信號安置于多個叢訊的總線次群組之外，而對應(yīng)的徑向分布閃控信號DSTBPBO、DSTBNB0的狀態(tài)用以標示每一個叢訊的有效性。由于對應(yīng)的徑向分布閃控信號DSTBPBO、DSTBNB0的路由途徑是沿著與其相關(guān)的數(shù)據(jù)總線信號D[15:0]的相同傳輸路徑，因此幾乎可以確定當接收器偵測到徑向分布閃控信號DSTBPBO、DSTBNB0的設(shè)置時，相關(guān)的數(shù)據(jù)總線信號D[15:0]將會是有效的。
[0039]從接收總線代理器的觀點來看，徑向分布閃控信號DSTBPBO、DSTBNB0的數(shù)據(jù)/地址的設(shè)置對于總線時脈BCLK#的設(shè)置而言看似是難以確定的，然而如上所述，每一個徑向分布閃控信號DSTBPBO、DSTBNB0的周期大約等于總線時脈BCLK#的期間的一半。如前所述，數(shù)據(jù)與閃控信號的傳輸時脈的確是總線時脈頻率的函數(shù)，但是在接收總線代理器中，對所有意圖與目的而言，任何既定數(shù)據(jù)閃控信號的切換與總線時脈BLCK[1:0]是不同步的。這是因為隨著總線時脈BLCK[1:0]通過時脈產(chǎn)生器與接收總線代理器間的不同傳輸路徑時，會在總線時脈BLCK[1:0]與對應(yīng)數(shù)據(jù)閃控信號的數(shù)據(jù)次群組信號的傳輸之間存在著固定而未知的相位差。[0040]要注意的是，在第一情境中，數(shù)據(jù)總線信號D[15:0]及其相關(guān)的徑向分布閃控信號DSTBPBO、DSTBNB0隨著總線時脈BCLK[1:0]的相位轉(zhuǎn)變而轉(zhuǎn)變，而在第二情境中，數(shù)據(jù)總線信號D[15:0]及其相關(guān)的徑向分布閃控信號DSTBPBO、DSTBNB0的轉(zhuǎn)變與總線時脈BCLKtl:0]的相位轉(zhuǎn)變無關(guān)。這些差異可能是來自傳輸總線代理器在總線上傳送數(shù)據(jù)的方式、或是來自數(shù)據(jù)總線信號D[15:0]相對于總線時脈BCLK[1:0]的不同傳輸路徑長度、或是同時來自傳送器特性以及傳輸路徑長度。
[0041]只要數(shù)據(jù)總線信號D[15:0]內(nèi)的數(shù)據(jù)信號與對應(yīng)相關(guān)的徑向分布閃控信號DSTBPBO、DSTBNB0在大約適當?shù)南辔粌?nèi)被接收，由于建立與持有時間大約相等，因此能達到在很高的總線速度進行有效的數(shù)據(jù)傳輸。這是第一情境201所描述的實施例。要注意的是，在時間Tl，就接收總線代理器的觀點而言，當總線上的叢訊I為有效時，徑向分布閃控信號DSTBPBO在此期間的一半被設(shè)置，因此形成接收叢訊I的最佳條件。同樣地，在時間T2，就接收總線代理器的觀點而言，當總線上的叢訊4為有效時，徑向分布閃控信號DSTBNB0在此期間的一半被設(shè)置，因此塑造接收叢訊4的最佳條件。
[0042]第一情境201的條件雖然理想?yún)s不真實。這是因為在對應(yīng)現(xiàn)今同步數(shù)據(jù)總線的高速中，即使是接收元件內(nèi)的傳輸路徑及其相應(yīng)負載也會影響每一個數(shù)據(jù)總線信號D[15:0]及其對應(yīng)的徑向分布閃控信號DSTBPBO與DSTBNB0的相對偏移。在現(xiàn)有的設(shè)計中，數(shù)據(jù)位信號與徑向分布閃控信號使用強力(brute force)技術(shù)加以路由，使得該數(shù)據(jù)位信號與閃控信號所導(dǎo)致的傳輸路徑最小延遲量與負載仍可能發(fā)生在晶粒上。由于每一個位分別地路由至其接收器，數(shù)據(jù)位信號以及徑向分布閃控信號間的相位差將隨著不同接收器而改變。
[0043]由于這些分別的傳輸路徑與接收元件具有內(nèi)部差異，設(shè)計者通常使用徑向分布架構(gòu)于徑向分布閃控信號上，此時對所分布的每一個徑向分布閃控信號采用相等的傳輸路徑(包括負載與緩沖)。結(jié)果如同位接收器所見，次群組內(nèi)的每一個數(shù)據(jù)位及其分別分布的徑向分布閃控信號之間的相位延遲大約是相等的。因此，徑向分布架構(gòu)會將相位延遲引入所分布的徑向分布閃控信號中，使得數(shù)據(jù)群組內(nèi)的每一個接收器會在相對于其對應(yīng)的數(shù)據(jù)位信號的各個閃控信號上看見相同的延遲量。就設(shè)計者的觀點而言，徑向分布架構(gòu)是非常有用的，因為群組內(nèi)的每一個數(shù)據(jù)位可看見其對應(yīng)的閃控信號的相同相位延遲量。然而，發(fā)明人發(fā)現(xiàn)因延遲被導(dǎo)入閃控信號而導(dǎo)致徑向分布會限制裝置的操作頻率，也就是說，建立時間會比持有時間長很多，因而限制了整體的操作頻率。
[0044]第二情境202描述數(shù)據(jù)總線信號D[15:0]操作于一極端的情況，使得其相關(guān)的數(shù)據(jù)位接收器無法操作。也就是說，由于徑向分布閃控信號DSTBPBO與DSTBNB0根據(jù)徑向分布架構(gòu)被分布在接收總線代理器之內(nèi)，并由數(shù)據(jù)位接收器使用于數(shù)據(jù)總線信號D[15:0]上，被導(dǎo)入分布閃控信號的延遲量會造成分布閃控信號在數(shù)據(jù)總線信號D[15:0]于無效(novalid)時被設(shè)置。仔細而言，這是不樂見的。舉例來說，在時間T3，就位接收器的觀點而言，徑向分布閃控信號DSTBPBO會在總線上的叢訊5無效時被設(shè)置，因而排除了接收叢訊5的任何機會。同樣要注意的是，在時間T4，徑向分布因閃控信號DSTBNB0會在總線上的叢訊8無效時被設(shè)置，因而排除了接收叢訊8的任何機會。
[0045]如上所述，為了補償數(shù)據(jù)位信號及其對應(yīng)數(shù)據(jù)閃控信號的誤差，各種此領(lǐng)域的技術(shù)使用了次群組中數(shù)據(jù)位的相位延遲、或是加速數(shù)據(jù)徑向分布閃控信號的設(shè)置使得信號(在徑向分布閃控信號出現(xiàn)時)被最佳化地調(diào)校。然而，這所有的機制都需要實驗、測試、連接電路至元件外部、及/或包括主機板系統(tǒng)上對元件進行編程等步驟。發(fā)明人注意到當相位差異主要來自于既定接收元件內(nèi)數(shù)據(jù)徑向分布閃控信號的徑向分布時，因每一個設(shè)計必須分別架構(gòu)以補償數(shù)據(jù)徑向分布閃控信號的相位及其相關(guān)數(shù)據(jù)位的差異，故使得這些實驗、測試、電路及/或編程受到限制。
[0046]此外，發(fā)明人注意到雖然可得知用于徑向分布閃控信號的任何特定傳輸路徑的長度，然而在徑向分布結(jié)構(gòu)下，路徑的時脈(以及其導(dǎo)致的相位延遲)會因為電壓、溫度、以及制程條件的變化而動態(tài)地改變。因此，如同前案技術(shù)所述，引入特定的相位延遲量至次群組中的數(shù)據(jù)位，已是目前最好的次要補償技術(shù)。
[0047]本發(fā)明克服了上述限制與缺點，并且提供一機制用以自動且動態(tài)地調(diào)校數(shù)據(jù)閃控信號的相位以及其接收元件中的相關(guān)數(shù)據(jù)位信號。本發(fā)明隨著主機裝置中的環(huán)境因子(例如電壓、溫度與制程)的改變而動態(tài)地調(diào)整這些信號的校正。圖3至圖9將用以討論本發(fā)明。
[0048]圖3所示的方塊圖用以說明本發(fā)明所提供的用于自動局部同步信號調(diào)校的補償同步數(shù)據(jù)總線上誤差的裝置300。補償同步數(shù)據(jù)總線上誤差的裝置300最好設(shè)置于接收元件(例如總線代理器)之中，如上所述，該接收元件耦接至源同步總線。在一實施例中，接收元件包括安置于集成電路封裝體中的晶粒的x86相容微處理器，其中該集成電路封裝體實體耦接至主機板或是系統(tǒng)板。在另一實施例中，接收元件包括x86相容的微處理器，其中該x86相容的微處理器為設(shè)置于集成電路封裝體中的單一晶粒上的一個或多個x86相容的微處理器。接收元件中可包括一個或更多的補償同步數(shù)據(jù)總線上誤差的裝置300，以同步于一個或更多的數(shù)據(jù)群組及其對應(yīng)的徑向分布閃控信號，無論其使用的數(shù)據(jù)型態(tài)(例如數(shù)據(jù)、地址或控制)為何。補償同步數(shù)據(jù)總線上誤差的裝置300包括用于數(shù)據(jù)閃控信號DSTR0BE的一徑向分布元件303，之后將進一步詳細討論。徑向分布元件303會在數(shù)據(jù)閃控信號DSTR0BE被分布時等化所有傳輸路徑(包括負載與緩沖)。如上所述，數(shù)據(jù)閃控信號DSTR0BE接收自一傳輸元件(例如總線代理器)(未顯示)。
[0049]補償同步數(shù)據(jù)總線上誤差的裝置300可具有多個同步延遲接收器304，以接收具有相位校準與負載匹配的徑向分布閃控信號DSRT0BE1至DSTR0BEN以及一個或更多的數(shù)據(jù)位信號DATAl至DATAN，其中徑向分布閃控信號DSRT0BE1至DSTR0BEN由數(shù)據(jù)閃控信號DSTR0BE所得出。多個數(shù)據(jù)位信號的第一個數(shù)據(jù)位信號DATAl在第一個節(jié)點311進入接收元件，并且第一個信號312路由至第一個同步延遲接收器304。多個數(shù)據(jù)位信號的最后一個數(shù)據(jù)位信號DATAN在最后的節(jié)點3N1進入接收元件，并且最后的信號3N2路由至對應(yīng)的同步延遲接收器304。同步延遲接收器304分別輸出所接收的輸出信號OUTl至0UTN。
[0050]數(shù)據(jù)閃控信號DSTR0BE在節(jié)點301進入元件，在此會有一內(nèi)部徑向分布閃控信號302被路由至閃控接收器313，而閃控接收器313接收內(nèi)部徑向分布閃控信號302。閃控接收器313的輸出耦接至徑向分布元件303。徑向分布元件303包括多個延遲元件303.1至303.N，其中每一個延遲元件相關(guān)于多個同步延遲接收器304中對應(yīng)的一個同步延遲接收器304。多個延遲元件303.1至303.N中的每一個都會在數(shù)據(jù)閃控信號DSTR0BE從徑向分布元件303路由至對應(yīng)的同步延遲接收器304時，引入一部分的徑向傳輸路徑至數(shù)據(jù)閃控信號DSTR0BE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩沖而言為最壞實施例的路徑，其中該路徑相關(guān)于多個分布的徑向分布閃控信號DSRT0BE1至DSTROBEN其中之一。對應(yīng)同步延遲接收器304的部分徑向傳輸路徑引入相關(guān)于對應(yīng)的徑向分布閃控信號DSRT0BEI至DSTROBEN的長度、負載與緩沖之外的額外傳輸路徑、負載與緩沖，使得該對應(yīng)的徑向分布閃控信號DSRT0BE1至DSTROBEN的累積長度、負載與緩沖相等于上述徑向傳輸路徑。因此，就同步延遲接收器304的觀點而言，其對應(yīng)的徑向分布閃控信號DSRT0BE1至DSTROBEN會延遲其對應(yīng)的信號312至3N2 —個相位量，其中所延遲的相位量相同于既定數(shù)據(jù)次群組中所有其他同步延遲接收器304所看見的相位量。
[0051]補償同步數(shù)據(jù)總線上誤差的裝置300還包括位延遲控制器305，用以接收內(nèi)部徑向分布閃控信號302、更新信號UPDATE、以及多個徑向分布閃控信號DSTROBEN的其中之一。在一實施例中，位延遲控制器305產(chǎn)生4位的延遲總線信號LAG[3:0],以標示分配的徑向分布閃控信號DSRT0BE1至DSTROBEN比接收的數(shù)據(jù)閃控信號DSTR0BE所延遲的相位量。延遲總線信號LAG[3:0]被路由至數(shù)據(jù)次群組中的每一個同步延遲接收器304。
[0052]就操作而言，當更新信號UPDSTE被設(shè)置時，位延遲控制器305會在接收元件在接收數(shù)據(jù)閃控信號DSTR0BE時，測量數(shù)據(jù)閃控信號DSTR0BE的設(shè)置與徑向分布閃控信號DSTROBEN的設(shè)置間的延遲，并且該延遲由延遲總線信號LAG[3:0]的數(shù)值所標示。同步延遲接收器304可登錄延遲總線信號LAG[3:0]的數(shù)值，并在后續(xù)數(shù)據(jù)時脈周期中當數(shù)據(jù)閃控信號DSTR0BE設(shè)置時，將相等的延遲量引入其對應(yīng)的信號312至3N2。因此，所分配的徑向分布閃控信號DSRT0BE1至DSTROBEN中的相位延遲量在每一個數(shù)據(jù)時脈周期中都會被更新，并且此延遲會在下一個數(shù)據(jù)時脈周期實施，而每一個同步延遲接收器304會引入此相同延遲量至其對應(yīng)的信號312至3N2中，使得所分配的徑向分布閃控信號DSRT0BEI至DSTROBEN集中在信號312至3N2有效期間中被設(shè)置。因此，本發(fā)明以延遲總線信號LAG[3:0]所標示的數(shù)值延遲信號312至3N2中的每一個，以便為每一個同步延遲接收器304提供相同的建立與持有時間，因而能提供比現(xiàn)有更高頻率的總線傳輸。
[0053]使用4位的延遲總線信號LAG[3:0]以提供延遲量中可接受的解析量。然而，增加或減少位延遲控制器305的復(fù)雜度、延遲總線信號LAG[3:0]的位數(shù)量、及引入延遲的同步延遲接收器304的復(fù)雜度，以達到更高或更低的解析度。
[0054]基于各種已知的原因包括重設(shè)狀態(tài)、睡眠狀態(tài)、電源控制等，更新信號UPDATE可以被取消設(shè)置(deasserted)。在一實施例中，當更新信號UPDATE未被設(shè)置時，位延遲控制器305可以不更新延遲總線信號LAG [3:0]的數(shù)值，并且同步延遲接收器304在所有后續(xù)的信息時脈周期中使用先前的數(shù)值，直到更新信號UPDATE重新被設(shè)置為止。
[0055]此領(lǐng)域普通技術(shù)人員會了解最差情況下的傳輸路徑(及其導(dǎo)致的延遲)會因為電壓、溫度、以及制程條件的變化(晶粒與晶粒間的不同，以及晶粒上點對點的位置的變動)而動態(tài)地改變。其優(yōu)點在于，由于位延遲控制器305所測量的延遲量可被每一個同步延遲接收器304所復(fù)制，延遲總線信號LAG[3:0]所標示的數(shù)值也會如上述變動的函數(shù)而動態(tài)地調(diào)整。
[0056]本發(fā)明所提供的補償同步數(shù)據(jù)總線上誤差的裝置300用以執(zhí)行上述所討論的函數(shù)與操作。要注意的是，補償同步數(shù)據(jù)總線上誤差的裝置300包括邏輯、電路、或是微程序碼(miCTocode)、或是上述邏輯、電路、或是微程序碼的組合，或是可用以執(zhí)行本發(fā)明所述的函數(shù)與操作的等效元件。補償同步數(shù)據(jù)總線上誤差的裝置300中用以執(zhí)行這些函數(shù)與操作的元件可以共享于其他電路、微程序碼等用以執(zhí)行接收元件中的其他函數(shù)及/或操作。[0057]補償同步數(shù)據(jù)總線上誤差的裝置300提供一機制用以直接測量所接收的數(shù)據(jù)閃控信號DSTR0BE及其所分配的徑向分布閃控信號DSRT0BE1至DSTR0BEN之間的延遲，因而提供一簡易技術(shù)以補償特定數(shù)據(jù)次群組之中的徑向閃控延遲。然而，發(fā)明人注意到本發(fā)明的另一實施例可在離線測量延遲時執(zhí)行復(fù)制徑向分布機制，以便更為即時且動態(tài)地調(diào)整延遲。也就是說，依據(jù)另一個實施例，其中當同步總線啟動時，延遲可被測量并以不同步于所述延遲接收器的方式分配到多個延遲接收器中。因此，現(xiàn)在將注意力移往圖4，其中方塊圖用以說明本發(fā)明所提供的用于自動局部同步信號調(diào)校的補償同步數(shù)據(jù)總線上誤差的裝置400。
[0058]如上所述，補償同步數(shù)據(jù)總線上誤差的裝置400最好設(shè)置于接收元件之中，其中該接收元件耦接至源同步總線。在一實施例中，接收元件包括作為集成電路封裝體中的晶粒的x86相容的微處理器，其中該集成電路封裝體實體耦接至主機板或是系統(tǒng)板。在另一實施例中，接收兀件包括x86相容的微處理器,該x86相容的微處理器為安排于集成電路封裝體中的單一晶粒上的一個或多個x86相容的微處理器。接收元件中可包括一個或更多的補償同步數(shù)據(jù)總線上誤差的裝置400，用以對一個或更多的數(shù)據(jù)群組及其對應(yīng)的徑向分布閃控信號進行同步，無論其使用的數(shù)據(jù)型態(tài)(例如數(shù)據(jù)、地址或控制)為何。如同圖3所示的補償同步數(shù)據(jù)總線上誤差的裝置300，圖4所示的補償同步數(shù)據(jù)總線上誤差的裝置400包括用于數(shù)據(jù)閃控信號DSTR0BE的一徑向分布元件403，之后將進一步詳細討論。徑向分布元件403會在數(shù)據(jù)閃控信號DSTR0BE被分布時等化所有傳輸路徑(包括負載與緩沖)。如上所述，數(shù)據(jù)閃控信號DSTR0BE接收自一傳輸兀件(未顯不)。
[0059]補償同步數(shù)據(jù)總線上誤差的裝置400可具有多個同步延遲接收器404，沿著具有相位校準與負載匹配的徑向分布閃控信號DSRT0BE1至DSTR0BEN以接收一個或更多的數(shù)據(jù)位信號DATAl至DATAN，其中徑向分布閃控信號DSRT0BE1至DSTR0BEN來自數(shù)據(jù)閃控信號DSTROBeo多個數(shù)據(jù)位信號DATAl的第一個在第一個節(jié)點411進入接收元件，并且第一個信號412路由至第一個同步延遲接收器404。多個數(shù)據(jù)位信號DATAl的最后一個在最后的節(jié)點4N1進入接收元件，并且最后的信號4N2路由至對應(yīng)的同步延遲接收器404。同步延遲接收器404分別輸出所接收的輸出信號OUTl至0UTN。
[0060]數(shù)據(jù)閃控信號DSTR0BE在節(jié)點401進入元件，并在內(nèi)部徑向分布閃控信號402路由至閃控接收器413，其中閃控接收器413接收內(nèi)部徑向分布閃控信號402。閃控接收器413的輸出耦接至徑向分布元件403。徑向分布元件403包括多個延遲元件403.1至403.N，其中每一個延遲元件相關(guān)于多個同步延遲接收器404中對應(yīng)的同步延遲接收器404。多個延遲元件403.1至403.N中的每一個都會在數(shù)據(jù)閃控信號DSTR0BE從徑向分布元件403路由至對應(yīng)的同步延遲接收器404時，引入一部分的徑向傳輸路徑至數(shù)據(jù)閃控信號DSTR0BE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩沖而言最壞實施例的路徑，其中該徑向路徑相關(guān)于多個分布的徑向分布閃控信號DSRT0BE1至DSTR0BEN中的其中一個。對應(yīng)同步延遲接收器404的部分徑向傳輸路徑引用相關(guān)于對應(yīng)徑向分布閃控信號DSRT0BE1至DSTR0BEN的長度、負載與緩沖之外的額外傳輸路徑、負載與緩沖，使得該對應(yīng)徑向分布閃控信號DSRT0BE1至DSTR0BEN的累積長度、負載與緩沖相等于上述徑向傳輸路徑。因此，就同步延遲接收器404的觀點而言，其對應(yīng)的徑向分布閃控信號DSRT0BE1至DSTR0BEN延遲其對應(yīng)的信號412至4N2，其中延遲的相位量相同于既定數(shù)據(jù)次群組中所有其他同步延遲接收器404所看見的相位量。
[0061]補償同步數(shù)據(jù)總線上誤差的裝置400還包括用以接收延遲脈沖信號LAGPLS的復(fù)制閃控接收兀件(replica strobe receiver element ;PERPCVR)415。在一實施例中，延遲脈沖信號LAGPLS可以是內(nèi)部時脈信號。復(fù)制閃控接收元件415是閃控接收器413的匹配復(fù)制。復(fù)制閃控接收元件415的輸出耦接至復(fù)制徑向分布元件406，其中復(fù)制徑向分布元件406是徑向分布元件403的復(fù)制，包括匹配電路結(jié)構(gòu)、傳輸路徑長度、負載、以及緩沖。復(fù)制徑向分布元件406包括多個延遲元件406.1至406.N,復(fù)制延遲元件406.1至406.N的每一個相關(guān)于對應(yīng)的多個同步延遲接收器404中之一。多個復(fù)制延遲元件406.1至406.N中的每一個都會在數(shù)據(jù)閃控信號DSTR0BE從徑向分布元件403路由至對應(yīng)的同步延遲接收器404時，引入一部分的徑向傳輸路徑至數(shù)據(jù)閃控信號DSTR0BE的傳輸路徑。在一實施例中，徑向傳輸路徑可包括一個就負載、路徑長度、與緩沖而言最壞實施例的路徑，其中該路徑相關(guān)于多個分布的徑向分布閃控信號DSRT0BE1至DSTROBEN中之一。在另一實施例中，復(fù)制徑向分布元件406可包括只有一個用以復(fù)制最壞實施例路徑的復(fù)制延遲元件406.X。復(fù)制徑向分布元件406的徑向分布脈沖信號REPSl的一耦接至位延遲控制器405，以產(chǎn)生耦接至每一個同步延遲接收器404的延遲總線信號LAG[3:0]。更新信號UPDATE與延遲脈沖信號LAGPLS也耦接至位延遲控制器405。在一實施例中，位延遲控制器405產(chǎn)生4位的延遲總線信號LAG[3:0],以標不徑向分布脈沖信號REPSl落后延遲脈沖信號LAGPLS的相位量。由于復(fù)制閃控接收元件415與復(fù)制徑向分布元件406的結(jié)合完整復(fù)制了閃控接收器413與徑向分布元件403所顯示的傳輸路徑,應(yīng)注意的是延遲總線信號LAG [3:0]所標示的相位延遲量，代表了閃控接收器413與徑向分布元件403所具有的相同相位延遲，因而基本上等同于所分布的徑向分布閃控信號DSTR0BE1至DSTROBEN落后數(shù)據(jù)閃控信號DSTR0BE的相位量。
[0062]就操作而言，當更新信號UPDSTE設(shè)置時，位延遲控制器405會測量數(shù)據(jù)閃控信號DSTR0BE的設(shè)置與徑向分布閃控信號DSTROBEN的設(shè)置間的延遲，并且該延遲由延遲總線信號LAG[3:0]的數(shù)值所標示。在一實施例中，延遲脈沖信號LAGPLS是由核心處理器時脈信號(未顯示)的連續(xù)信號所衍生。在一實施例中，更新信號UPDATE隨著核心處理器時脈信號的每64個時脈周期被設(shè)置。在不對總線代理器的其他元件造成處理或功率負擔(dān)時，也可考慮確保延遲總線信號LAG[3:0]的時脈可即時更新的目的的其他實施例。同步延遲接收器404可登錄延遲總線信號LAG[3:0]的數(shù)值，并且在后續(xù)數(shù)據(jù)時脈周期中當數(shù)據(jù)閃控信號DSTR0BE設(shè)置時，將相等的延遲量弓I入其對應(yīng)的信號412至4N2。因此，分配的徑向分布閃控信號DSRT0BE1至DSTROBEN中的相位延遲量在每一個數(shù)據(jù)時脈周期中都會被更新，如同通過延遲脈沖信號LAGPLS通過復(fù)制閃控接收元件415以及復(fù)制徑向分布元件406產(chǎn)生脈沖所復(fù)制的，并且此延遲是使用于下一個數(shù)據(jù)時脈周期，并且所有數(shù)據(jù)時脈周期都會產(chǎn)生此延遲直到延遲總線信號LAG[3:0]的下一個周期性的更新，其中每一個同步延遲接收器404會引入此相同的延遲量至其對應(yīng)所接收的信號412至4N2，使得所分配的徑向分布閃控信號DSRT0BE1至DSTROBEN集中在信號412至4N2有效的期間中被設(shè)置。因此，本發(fā)明以延遲總線信號LAG[3:0]所標示的量來延遲每一個信號412至4N2，以提供相同的建立與持有時間至每一個同步延遲接收器404，因而能提供比前案更高頻率的總線傳輸。
[0063]相較于圖3的補償同步數(shù)據(jù)總線上的誤差的裝置300，圖4的補償同步數(shù)據(jù)總線上誤差的裝置400并未依賴數(shù)據(jù)閃控信號DSTR0BE的設(shè)置，以測量與標示徑向分布閃控信號DSRTOBEI至DSTROBEN延遲落后數(shù)據(jù)閃控信號DSTR0BE的幅度。
[0064]使用4位的延遲總線信號LAG[3:0]以提供延遲量中可接受的解析量，然而，增加或減少位延遲控制器405的復(fù)雜度、延遲總線信號LAG[3:0]上的位數(shù)量、以及同步延遲接收器404的復(fù)雜度，可以達到更高或更低的解析度。
[0065]基于各種已知的原因包括重設(shè)狀態(tài)、睡眠狀態(tài)、電源控制等，更新信號UPDATE可以被取消設(shè)置。當更新信號UPDATE未被設(shè)置時，位延遲控制器405可以不更新延遲總線信號LAG[3:0]的數(shù)值，并且同步延遲接收器404在后續(xù)數(shù)據(jù)時脈周期中使用先前的數(shù)值。
[0066]本發(fā)明所提供的補償同步數(shù)據(jù)總線上誤差的裝置400用以執(zhí)行上述所討論的功能與操作。要注意的是，補償同步數(shù)據(jù)總線上誤差的裝置400包括邏輯、電路、或是微程序碼、或是上述邏輯、電路、或是微程序碼的組合，或是可用以執(zhí)行本發(fā)明所述的功能與操作的等效元件。補償同步數(shù)據(jù)總線上誤差的裝置400之中用以執(zhí)行這些功能與操作的元件可與其他電路、微程序碼等共享，用以執(zhí)行接收元件中的其他功能及/或操作。
[0067]圖5所示的方塊圖用以說明本發(fā)明所提供的位延遲控制器500的詳細實施例。位延遲控制器500可實施于圖3與圖4的實施例。位延遲控制器500包括耦接至多工器502的延遲元件501。多工器502通過信號SLAG耦接至延遲鎖相控制器503。延遲鎖相控制器503產(chǎn)生4位的延遲選擇信號LAGSELECT [3:0]，其中延遲選擇信號LAGSELECT [3:0]耦接至多工器502以及格雷編碼器(gray encoder) 504。更新信號UPDATE耦接至格雷編碼器504，其中格雷編碼器504產(chǎn)生格雷編碼的4位延遲總線信號LAG[3:0]，用以標示匹配于反相對(matched inverter pair)UlA/B至U15A/B的數(shù)量,其中該數(shù)量會導(dǎo)致徑向分布脈沖信號REPSl落后于延遲時間脈沖LAGCLK的延遲量。
[0068]延遲元件501以及延遲鎖相控制器503接收延遲時間脈沖LAGCLK。延遲鎖相控制器503也接收徑向分布脈沖信號REPSl。在圖3的實施例中，數(shù)據(jù)閃控信號DSTR0BE代表延遲時間脈沖LAGCLK，徑向分布閃控信號DSTROBEN代表徑向分布脈沖信號REPSl。在圖4的補償同步數(shù)據(jù)總線上誤差的裝置400中，延遲脈沖信號LAGPLS代表延遲時間脈沖LAGCLK，而徑向分布脈沖信號REPSl以同樣的名稱表不。延遲兀件501包括多個反相對U1A/B至U15A/B。接觸點LCO至LC15耦接至每一個反相對U1A/B至U15A/B，并且接觸點LCO至LC15耦接至多工器502。在圖5的實施例中，15個反相對U1A/B至U15A/B為匹配的反相對，亦即每一個反相對U1A/B至U15A/B的每一個反相器都具有20皮秒(picosecond)的延遲(亦即每一個反相對U1A/B至U15A/B都具有40皮秒的延遲)，該延遲對于測量操作速度大約從500MHz至1.5GHz的接收元件的相位延遲而言是可接受的解析度。其他實施例可基于適當應(yīng)用而考慮使用不同數(shù)量的反相對U1A/B至U15A/B。具有40皮秒的延遲的反相對U1A/B至U15A/B，相稱于依據(jù)28納米CMOS制程而制作以及操作于上述頻率范圍的接收元件。要注意的是，圖5所示的架構(gòu)用以揭示本發(fā)明，可依照不同制程與不同操作頻率而進行修改以提升準確度與解析度。
[0069]格雷編碼器504產(chǎn)生格雷編碼的4位的延遲總線信號LAG[3:0]，用以標示徑向分布脈沖信號REPSl的相位延遲于延遲時間脈沖LAGCLK之后的時間，該時間為本發(fā)明所提供的數(shù)據(jù)閃控信號通過徑向分布網(wǎng)路傳輸至數(shù)據(jù)位接收器所需的時間。
[0070]就操作而言，如上所述，更新信號UPDATE會致能或是取消致能位延遲控制器500的操作。當更新信號UPDATE設(shè)置時，基于延遲時間脈沖LAGCLK的設(shè)置，延遲時間脈沖LAGLCK之后續(xù)延遲版本會由延遲元件501所產(chǎn)生，并且在接觸點LCO至LC15被提供至多工器502。延遲鎖相控制器503會增加或是減少延遲選擇信號LAGSELECT[3:0]的數(shù)值，以選擇信號SLAG上的其中一個接觸點LCO至LC15，使得信號SLAG的數(shù)值等于延遲時間脈沖LAGLCK設(shè)置后的徑向分布脈沖信號RESPl。因此，延遲鎖相控制器503的操作基本上相似于延遲鎖相回路，用以收斂于一相位延遲，該相位延遲為一反相對U1A/B至U15A/B少于對應(yīng)反相對U1A/B至U15A/B的延遲。在一實施例中，為了提供位延遲控制器500的穩(wěn)定性，一旦相位延遲被鎖住，延遲鎖相控制器503會以被選擇的數(shù)值增加/減少延遲選擇信號LAGSELECT [3:0],使得測量延遲的改變僅以一位做變化。
[0071]在一實施例中，相位延遲的測量獨立地操作并且非同步于更新信號UPDATE的設(shè)置。當更新信號UPDATE被設(shè)置時，延遲選擇信號LAGSELECT[3:0]的格雷編碼數(shù)值被安置于延遲總線信號LAG[3:0]上。因此，延遲選擇信號LAGSELECT [3:0]上的0011的4位數(shù)值可標示在特定的溫度、電壓與頻率的條件下，徑向分布脈沖信號RESPl以120皮秒延遲于延遲時間脈沖LAGCLK之后。由于本發(fā)明用以提供自動化與動態(tài)的相位延遲的測量，以及在數(shù)據(jù)位接收器中進行相同時脈的調(diào)整，關(guān)于延遲選擇信號LAGSELECT[3:0]的數(shù)值得更精確描述為，徑向分布脈沖信號RESPl以三個反相對U1A/B至U15A/B的延遲落后于延遲時間脈沖LAGCLK。由于本發(fā)明所提供的每一個數(shù)據(jù)位接收器都具有這些反相對U1A/B至U15A/B的匹配復(fù)制，“延遲”相位能夠在每一個數(shù)據(jù)位接收器被復(fù)制以提供數(shù)據(jù)的最佳接收。
[0072]格雷編碼的4位的延遲總線信號LAG[3:0]被分配到每一個數(shù)據(jù)位接收器，其中該數(shù)據(jù)位接收器相關(guān)于被測量的徑向分布網(wǎng)路。一般而言，這些會包括特定數(shù)據(jù)次群組中的所有數(shù)據(jù)位接收器，每個數(shù)據(jù)位接收器被相同的同步數(shù)據(jù)徑向分布閃控信號所驅(qū)動。在一實施例中，不同的位延遲控制器500可使用于每一個不同的徑向分布網(wǎng)路。在另一實施例中，格雷編碼器504可被刪除，而延遲選擇信號LAGSELECT [3:0]會直接被傳送至接收器。在此類型的實施例中，必須更改配置(provision)以調(diào)整延遲選擇信號LAGSELECT [3:0]中的擾動(glitch)。
[0073]本發(fā)明所提供的裝置500用以執(zhí)行上述所討論的功能與操作。要注意的是，裝置500包括邏輯、電路、或是微程序碼、或是上述邏輯、電路、或是微程序碼的組合，或是可用以執(zhí)行本發(fā)明所述的功能與操作的等效元件。裝置500之中用以執(zhí)行這些功能與操作的元件可與其他電路、微程序碼等共享，用以執(zhí)行接收元件中的其他功能及/或操作。
[0074]圖6所示的方塊圖用以說明本發(fā)明所提供的熔絲(fuse)調(diào)整位延遲控制器600的詳細實施例。熔絲調(diào)整位延遲控制器600用以致能延遲鎖相控制器603通過延遲選擇信號LAGSELECT[3:0]來標示延遲量，以補償晶圓批次變動、制程變動、以及其他在主機元件的制造期間或之后的其他現(xiàn)有因素。熔絲調(diào)整位延遲控制器600可實施于圖3與圖4的實施例。熔絲調(diào)整位延遲控制器600包括耦接至多工器602的延遲元件601。多工器602通過信號SLAG耦接至延遲鎖相控制器603。延遲鎖相控制器603產(chǎn)生4位的延遲選擇信號LAGSELECT [3:0]，其中延遲選擇信號LAGSELECT [3:0]耦接至多工器602用以調(diào)整邏輯器606。調(diào)整邏輯器606耦接至格雷編碼器604。調(diào)整邏輯器606也通過信號SUB [1:0]耦接至調(diào)整數(shù)值器(ADJVAL)605。更新信號UPDATE耦接至格雷編碼器604，當信號SUB[1:0]所表示的數(shù)值被調(diào)整時，格雷編碼器604會產(chǎn)生格雷編碼的4位的延遲總線信號LAG[3:0]，用以標示匹配于反相對U1A/B至U15A/B的數(shù)量,其中該數(shù)量會導(dǎo)致徑向分布脈沖信號REPSl落后于延遲時間脈沖LAGCLK的延遲量。
[0075]延遲元件601以及延遲鎖相控制器603接收延遲時間脈沖LAGCLK。延遲鎖相控制器603也接收徑向分布脈沖信號REPSl。在圖3的實施例中，數(shù)據(jù)閃控信號DSTR0BE代表延遲時間脈沖LAGCLK，徑向分布閃控信號DSTROBEN代表徑向分布脈沖信號REPSl。在圖4的補償同步數(shù)據(jù)總線上誤差的裝置400中，延遲脈沖信號LAGPLS代表延遲時間脈沖LAGCLK，徑向分布脈沖信號REPSl以同樣的名稱表示。延遲元件601包括多個反相對U1A/B至U15A/
B。接觸點LCO至LC15耦接至每一個反相對U1A/B至U15A/B，并且接觸點LCO至LC15耦接至多工器602。在圖6的實施例中，15個反相對U1A/B至U15A/B為匹配的反相對，亦即每一個反相對U1A/B至U15A/B的每一個反相器都具有20皮秒的延遲(亦即每一個反相對U1A/B至U15A/B都具有40皮秒的延遲)，該延遲對于測量操作速度大約從500MHz至1.5GHz的接收元件中的相位延遲而言是可接受的解析度。其他實施例可基于適當應(yīng)用而考慮使用不同數(shù)量的反相對U1A/B至U15A/B。具有40皮秒的延遲的反相對U1A/B至U15A/B相稱(commensurate)于依據(jù)28納米CMOS制程而制作以及操作于上述頻率范圍的接收元件。要注意的是，圖5所示的架構(gòu)用以揭示本發(fā)明可依照不同制程與不同操作頻率進行修改以提升準確度與解析度。
[0076]格雷編碼器604會在向量信號ALAG[3:0]所表不的數(shù)值被調(diào)整時,產(chǎn)生格雷編碼的延遲總線信號LAG[3:0],用以標不徑向分布脈沖信號REPSl的相位落后于LAGCLK的時間，其中該時間為本發(fā)明所提供的數(shù)據(jù)閃控信號通過徑向分布網(wǎng)路傳輸至數(shù)據(jù)位接收器所需的調(diào)整時間。
[0077]就操作而言，如上所述，更新信號UPDATE會致能或是取消致能熔絲調(diào)整位延遲控制器600的操作。當更新信號UPDATE設(shè)置時，基于延遲時間脈沖LAGCLK的設(shè)置，延遲時間脈沖LAGLCK之后續(xù)延遲版本會由延遲元件601所產(chǎn)生，并且在接觸點LCO至LC15被提供至多工器602。延遲鎖相控制器603會增加或是減少延遲選擇信號LAGSELECT [3:0]的數(shù)值，以選擇信號SLAG上的其中一個接觸點LCO至LC15，使得信號SLAG的數(shù)值相等于落后在延遲時間脈沖LAGLCK設(shè)置后的徑向分布脈沖信號RESPl。因此，延遲鎖相控制器603的操作基本上相似于延遲鎖相回路以收斂于一相位延遲，該相位延遲為一反相對U1A/B至U15A/B少于對應(yīng)反相對U1A/B至U15A/B的延遲，以提供熔絲調(diào)整位延遲控制器600的穩(wěn)定性。一旦相位延遲被鎖住，延遲鎖相控制器603會以被選擇的數(shù)值增加/減少延遲選擇信號LAGSELECT [3:0],使得測量延遲的改變僅以一位做變化。
[0078]就操作而言，在一實施例中，調(diào)整邏輯器606接收信號SUB[1:0]上的補償數(shù)值，并對延遲選擇信號LAGSELECT[3:0]執(zhí)行減法操作。信號SUB[1:0]的數(shù)值標示由延遲選擇信號LAGSELECT[3:0]減去的量，其中信號SUB[1:0]的信號來自數(shù)值調(diào)整器605。在一實施例中，SUB[1:0]標示延遲選擇信號LAGSELECT[3:0]的數(shù)值執(zhí)行向右偏移的位數(shù)量。然后，調(diào)整邏輯器606將延遲選擇信號LAGSELECT[3:0]減去向右偏移的延遲選擇信號LAGSELECT [3:0],以產(chǎn)生一用以調(diào)整的4位的向量信號ALAG [3:0]。在一實施例中，向右偏移延遲選擇信號LAGSELECT [3:0]的位數(shù)量顯示于第I表格。
[0079]第I表格4位的選擇向量信號的調(diào)整數(shù)值
[0080]
【權(quán)利要求】
1.一種補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，包括: 一同步延遲接收器，用以接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲該數(shù)據(jù)位信號的登錄，其中該同步延遲接收器包括: 多個第一匹配反相對，用以產(chǎn)生該數(shù)據(jù)位信號的多個后續(xù)延遲版本； 一第一多工器，耦接至所述第一匹配反相對，用以接收一延遲總線上的一延遲總線信號以標示該傳輸時間，并且從該數(shù)據(jù)位信號的所述后續(xù)延遲版本中選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；以及 一位接收器，用以接收所述徑向分布閃控信號之一以及該數(shù)據(jù)位信號中被選擇的該延遲版本，并且當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)。
2.根據(jù)權(quán)利要求1所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該位接收器所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中該補償同步數(shù)據(jù)總線上誤差的裝置位于該對應(yīng)元件之內(nèi)。
3.根據(jù)權(quán)利要求2所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該對應(yīng)元件包括一 x86相容的微處理器。
4.根據(jù)權(quán)利要求1所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，還包括: 一位延遲控制器，用以測量該傳輸時間以及產(chǎn)生該延遲總線上的該延遲總線信號，其中該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中該位延遲控制器包括:`` 一延遲鎖相控制器,用以選擇該第一信號的多個后續(xù)延遲版本之一，其中該第一信號中被選擇的該延遲版本與該第二信號的設(shè)置一致；以及 一格雷編碼器，用以對該傳輸時間進行格雷編碼，以產(chǎn)生該延遲總線上的該延遲總線信號。
5.根據(jù)權(quán)利要求4所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該延遲鎖相控制器通過增加或減少一第二多工器上的多個選擇輸入的總線狀態(tài)選擇該第一信號的所述后續(xù)延遲版本之一，其中該第一信號的所述后續(xù)延遲版本包括該第二多工器的多個輸入。
6.根據(jù)權(quán)利要求4所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該位延遲控制器還包括: 多個第二匹配反相對，其中該傳輸時間表示成所述第二匹配反相對中的零個或是至少一個的函數(shù)。
7.根據(jù)權(quán)利要求4所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，所述第一匹配反相對為所述第二匹配反相對的復(fù)制。
8.一種補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，包括一微處理器，該微處理器包括: 一同步延遲接收器，用以接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲該數(shù)據(jù)位信號的登錄，其中該同步延遲接收器包括: 多個第一匹配反相對，用以產(chǎn)生該數(shù)據(jù)位信號的多個后續(xù)延遲版本；一第一多工器，耦接至所述第一匹配反相對，用以接收一延遲總線上的一延遲總線信號以標示該傳輸時間，并且從該數(shù)據(jù)位信號的所述后續(xù)延遲版本中選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；以及 一位接收器，用以接收所述徑向分布閃控信號之一以及該數(shù)據(jù)位信號中被選擇的該延遲版本，并且當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)。
9.根據(jù)權(quán)利要求8所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該位接收器所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中該補償同步數(shù)據(jù)總線上誤差的裝置位于該對應(yīng)元件之內(nèi)。
10.根據(jù)權(quán)利要求9所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該對應(yīng)元件包括一 x86相容的微處理器。
11.根據(jù)權(quán)利要求8所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，還包括: 一位延遲控制器，用以測量該傳輸時間，以及產(chǎn)生該延遲總線上的該延遲總線信號，其中該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中該位延遲控制器包括: 一延遲鎖相控制器,用以選擇該第一信號的多個后續(xù)延遲版本之一，其中該第一信號中被選擇的該延遲版本與該第二信號的設(shè)置一致；以及 一格雷編碼器，用以對該傳輸時間進行格雷編碼，以產(chǎn)生該延遲總線上的該延遲總線信號。`
12.根據(jù)權(quán)利要求11所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該延遲鎖相控制器通過增加或減少一第二多工器上的多個選擇輸入的總線狀態(tài)選擇該第一信號的所述后續(xù)延遲版本之一，其中該第一信號的多個后續(xù)延遲版本包括該第二多工器的多個輸入。
13.根據(jù)權(quán)利要求11所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該延遲鎖相控制器還包括: 多個第二匹配反相對，其中該傳輸時間表示成所述第二匹配反相對中的零個或是至少一個的函數(shù)。
14.根據(jù)權(quán)利要求11所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，所述第一匹配反相對為所述第二匹配反相對的復(fù)制。
15.一種補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，包括: 接收多個徑向分布閃控信號之一以及一數(shù)據(jù)位信號，并且以一傳輸時間延遲該數(shù)據(jù)位信號的登錄，其中接收所述徑向分布閃控信號之一以及該數(shù)據(jù)位信號的步驟包括: 產(chǎn)生該數(shù)據(jù)位信號的多個后續(xù)延遲版本； 接收一延遲總線上的一延遲總線信號以標示該傳輸時間； 從該數(shù)據(jù)位信號的所述后續(xù)延遲版本中選擇對應(yīng)于該數(shù)據(jù)位信號的延遲版本；以及 當所接收的該徑向分布閃控信號被設(shè)置時，登錄該數(shù)據(jù)位信號中被選擇的該延遲版本的狀態(tài)。
16.根據(jù)權(quán)利要求15所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中實施補償同步數(shù)據(jù)總線上誤差的方法的裝置位于該對應(yīng)元件之內(nèi)。
17.根據(jù)權(quán)利要求16所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，該對應(yīng)元件包括一 x86相容的微處理器。
18.根據(jù)權(quán)利要求15所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，還包括: 測量該傳輸時間，以及產(chǎn)生該延遲總線上的該延遲總線信號，該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中測量該傳輸時間的步驟包括: 選擇該第一信號的多個后續(xù)延遲版本之一，其中該第一信號中被選擇的該延遲版本與該第二信號的設(shè)置一致；以及 對該傳輸時間進行格雷編碼，以產(chǎn)生該延遲總線上的該延遲總線信號。
19.根據(jù)權(quán)利要求18所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，選擇該第一信號的多個后續(xù)延遲版本之一的步驟包括: 增加或減少一第二多工器上的多個選擇輸入的總線狀態(tài)，其中該第一信號的所述后續(xù)延遲版本包括該第二多工器的多個 輸入。
20.根據(jù)權(quán)利要求18所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，測量該傳輸時間的步驟還包括: 將該傳輸時間表示成所述第一匹配反相對中的零個或是至少一個的函數(shù)。
21.一種補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，包括: 一 JTAG接口，用以接收一 JTAG總線上的一控制信號，其中該控制信號用以標示調(diào)整一傳輸時間的一數(shù)值；以及 一位延遲控制器，用以測量該傳輸時間，以及產(chǎn)生一延遲總線上的一延遲總線信號以標示一已調(diào)整的傳輸時間，其中該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中該位延遲控制器包括: 一延遲鎖相控制器，用以選擇該第一信號的多個后續(xù)延遲版本之一，以及產(chǎn)生一延遲選擇總線上的一延遲選擇信號以標不該傳輸時間，其中該第一信號中被選擇的該延遲版本與該第二信號的設(shè)置一致； 一調(diào)整邏輯器，耦接至該JTAG接口以及該延遲選擇總線，用以依據(jù)該JTAG接口所指定的該數(shù)值調(diào)整該延遲選擇信號以產(chǎn)生一向量信號，其中該向量信號輸出至一已調(diào)整的延遲總線；以及 一格雷編碼器，對該向量信號進行格雷編碼，以產(chǎn)生該延遲總線上的該延遲總線信號。
22.根據(jù)權(quán)利要求21所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該延遲鎖相控制器通過增加或減少一多工器的多個選擇輸入的總線狀態(tài)，由該第一信號的所述后續(xù)延遲版本中選擇一個，其中所述后續(xù)延遲版本為該多工器的多個輸入。
23.根據(jù)權(quán)利要求22所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該位延遲控制器還包括: 多個第一匹配反相對，并且該傳輸時間表示成所述第一匹配反相對中的零個或至少一個的函數(shù)。
24.根據(jù)權(quán)利要求23所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，還包括:一同步延遲接收器，耦接至該位延遲控制器，用以接收一數(shù)據(jù)位信號以及多個徑向分布閃控信號之一，并且以該已調(diào)整的傳輸時間延遲該數(shù)據(jù)位信號的登錄。
25.根據(jù)權(quán)利要求24所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中該補償同步數(shù)據(jù)總線上誤差的裝置位于該對應(yīng)元件之內(nèi)。
26.根據(jù)權(quán)利要求24所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器包括多個第二匹配反相對，所述第二匹配反相對為所述第一匹配反相對的復(fù)制。
27.根據(jù)權(quán)利要求26所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器使用零個或至少一個的所述第二匹配反相對延遲該數(shù)據(jù)位信號的登錄，并且所使用的所述第二匹配反相對的數(shù)量被標示于該延遲總線信號。
28.一種補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，包括一微處理器，該微處理器包括: 一 JTAG接口，用以接收一 JTAG總線上的一控制信號，其中該控制信號用以標示調(diào)整一傳輸時間的一數(shù)值；以及 一位延遲控制器，用以測量該傳輸時間，以及產(chǎn)生一延遲總線上的一延遲總線信號以標示一已調(diào)整的傳輸時間，其中該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中該位延遲控制器包括: 一延遲鎖相控制器，用以選擇該第一信號的多個后續(xù)延遲版本之一，以及產(chǎn)生一延遲選擇總線上的一延遲選擇信號以標不該傳輸時間，其中該第一信號中被選擇的該延遲版本與該第二信號的設(shè)置一致；` 一調(diào)整邏輯器，耦接至該JTAG接口以及該延遲選擇總線，用以依據(jù)該JTAG接口所指定的該數(shù)值調(diào)整該延遲選擇信號，以產(chǎn)生一向量信號，其中該向量信號輸出至一調(diào)整延遲總線；以及 一格雷編碼器，對該向量信號進行格雷編碼，以產(chǎn)生該延遲總線上的該延遲總線信號。
29.根據(jù)權(quán)利要求28所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該延遲鎖相控制器通過增加或減少一多工器的多個選擇輸入的總線狀態(tài)，從該第一信號的所述后續(xù)延遲版本中選擇一個，其中所述后續(xù)延遲版本為該多工器的多個輸入。
30.根據(jù)權(quán)利要求29所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該位延遲控制器還包括: 多個第一匹配反相對，并且該傳輸時間表示成所述第一匹配反相對中的零個或至少一個的函數(shù)。
31.根據(jù)權(quán)利要求30所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，還包括: 一同步延遲接收器，耦接至該位延遲控制器，用以接收一數(shù)據(jù)位信號以及多個徑向分布閃控信號之一，并且以該已調(diào)整的傳輸時間延遲該數(shù)據(jù)位信號的登錄。
32.根據(jù)權(quán)利要求31所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中該補償同步數(shù)據(jù)總線上誤差的裝置位于該對應(yīng)元件之內(nèi)。
33.根據(jù)權(quán)利要求31所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器包括多個第二匹配反相對，所述第二匹配反相對為所述第一匹配反相對的復(fù)制。
34.根據(jù)權(quán)利要求33所述的補償同步數(shù)據(jù)總線上誤差的裝置，其特征在于，該同步延遲接收器使用零個或至少一個的所述第二匹配反相對延遲該數(shù)據(jù)位信號的登錄，并且所使用的所述第二匹配反相對的數(shù)量被標示于該延遲總線信號。
35.一種補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，包括: 接收一 JTAG總線上的一控制信號，其中該控制信號用以標示調(diào)整一傳輸時間的一數(shù)值； 測量該傳輸時間，其中該傳輸時間起始于一第一信號的設(shè)置并且終止于一第二信號的設(shè)置，其中測量該傳輸時間的步驟包括: 選擇該第一信號的多個后續(xù)延遲版本之一，其中所選擇的該延遲版本與該第二信號的設(shè)置一致； 以該控制信號所標示的該數(shù)值調(diào)整該傳輸時間，以產(chǎn)生一已調(diào)整的傳輸時間；以及 對該已調(diào)整的傳輸時間進行格雷編碼，以產(chǎn)生一延遲總線上的一延遲總線信號。
36.根據(jù)權(quán)利要求35所述的補償同步數(shù)據(jù)總線上誤差的方法，其其特征在于，選擇該第一信號的多個后續(xù)延遲版本之一的步驟包括: 增加或減少一多工器的多個選擇輸入的總線狀態(tài)，其中所述后續(xù)延遲版本為該多工器的輸入。
37.根據(jù)權(quán)利要求36所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，測量該傳輸時間的步驟還包括:` 將該傳輸時間表示成所述第一匹配反相對中的零個或至少一個的函數(shù)。
38.根據(jù)權(quán)利要求37所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，還包括: 將該延遲總線耦接至一同步延遲接收器，其中該同步延遲接收器用以接收一數(shù)據(jù)位信號以及多個徑向分布閃控信號之一，并且以該調(diào)整的傳輸時間延遲該數(shù)據(jù)位信號的登錄。
39.根據(jù)權(quán)利要求38所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，該同步延遲接收器所接收的該徑向分布閃控信號對應(yīng)于一數(shù)據(jù)閃控信號，并且該數(shù)據(jù)閃控信號以及該數(shù)據(jù)位信號由一對應(yīng)元件所接收，并且由一傳輸元件所發(fā)出，其中該補償同步數(shù)據(jù)總線上誤差的裝置位于該對應(yīng)元件之內(nèi)。
40.根據(jù)權(quán)利要求38所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，該同步延遲接收器包括多個第二匹配反相對，所述第二匹配反相對為所述第一匹配反相對的復(fù)制。
41.根據(jù)權(quán)利要求40所述的補償同步數(shù)據(jù)總線上誤差的方法，其特征在于，該同步延遲接收器使用零個或至少一個的所述第二匹配反相對延遲該數(shù)據(jù)位信號的登錄，并且所使用的所述第二匹配反相對的數(shù)量被標示于該延遲總線信號。
【文檔編號】G06F13/42GK103678219SQ201310722765
【公開日】2014年3月26日 申請日期:2013年12月24日 優(yōu)先權(quán)日:2013年1月22日
【發(fā)明者】凡妮莎·S·坎尼克, 詹姆斯·R·隆柏格 申請人:威盛電子股份有限公司