處理器用指令存儲系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種處理器用指令存儲系統(tǒng)，包括CPU處理單元、指令存儲器和高速緩存單元；所述高速緩存單元包括地址路徑模塊、數(shù)據(jù)路徑模塊、控制邏輯模塊和指令存儲模塊；所述指令存儲模塊存儲若干個指令段，該指令段由指令地址位、指令狀態(tài)位和指令數(shù)據(jù)位組成，指令數(shù)據(jù)位用于存儲來自指令存儲器的指令信息，所述指令地址位用于存儲指令數(shù)據(jù)位中指令信息在指令存儲器中對應的指令地址信息，指令狀態(tài)位用于標識所述指令段中指令信息是否有效；所述指令存儲模塊包括指令數(shù)據(jù)寄存器、指令地址寄存器、狀態(tài)寄存器。本發(fā)明方便了cache的flush操作，且在CPU對指令存儲器執(zhí)行編程操作后，可以支持僅清除掉緩存中該編程地址對應的指令段，大大縮短了原有技術在遇到CPU對指令存儲器執(zhí)行編程操作時需要清除緩存的時間。
【專利說明】處理器用指令存儲系統(tǒng)
【技術領域】
[0001]本發(fā)明涉及嵌入式系統(tǒng)領域，具體涉及一種處理器用指令存儲系統(tǒng)。
【背景技術】
[0002]目前針對指令Cache的實現(xiàn)主要包括以下幾種:內嵌在CPU中，通過CPU執(zhí)行特殊的Cache指令來實現(xiàn)Cache的flush等操作；還有就是獨立在CPU外部的片上指令Cache,但其屬性等狀態(tài)信息和數(shù)據(jù)、地址信息一起存儲到一塊memory中，當用戶讀取指令后，讀入的指令會填充到Cache內部的一個cache line中,此后如果用戶對外部的存儲設備執(zhí)行編程操作，為了保證外部存儲器與cache的一致性,就需要flush整塊memory,這樣帶來的后果就是效率低下，因為用戶需要對指令存儲器的編程操作及其少，如果因為編程操作導致用戶flush整塊memory,不僅耗時較長,而且嚴重降低了整個系統(tǒng)的性能。

【發(fā)明內容】

[0003]本發(fā)明目的是提供一種處理器用指令存儲系統(tǒng)，該處理器用指令存儲系統(tǒng)不僅可以方便的清除指令段，而且在CPU對指令存儲器執(zhí)行編程操作后，可以支持僅清除掉緩存中該編程地址對應的指令段，大大縮短了原有技術在遇到CPU對指令存儲器執(zhí)行編程操作時需要清除指令段的時間，而且只會清除被修改的指令段，不會影響緩存里其他的內容，不會對系統(tǒng)性能造成大的影響。
[0004]為達到上述目的，本發(fā)明采用的技術方案是:一種處理器用指令存儲系統(tǒng)，包括CPU處理單元、指令存儲器和高速緩存單元；所述高速緩存單元包括地址路徑模塊、數(shù)據(jù)路徑模塊、控制邏輯模塊和指令存儲模塊；所述地址路徑模塊位于CPU處理單元和指令存儲器之間，用于將來自CPU處理單元的讀/編程地址信息傳輸?shù)街噶畲鎯ζ鳎凰鰯?shù)據(jù)路徑模塊位于CPU處理單元和指令存儲器之間，用于響應CPU處理單元的讀請求將位于指令存儲器內的指令信息傳輸給CPU處理單元，或者，響應CPU處理單元發(fā)出的指令編程操作，改變指令存儲器內的指令內容；所述控制邏輯模塊根據(jù)來自CPU處理單元的讀/編程控制信號和來自指令存儲器的響應信號，控制地址路徑模塊和數(shù)據(jù)路徑模塊；
所述指令存儲模塊存儲若干個指令段，該指令段由指令地址位、指令狀態(tài)位和指令數(shù)據(jù)位組成，所述指令數(shù)據(jù)位用于存儲來自指令存儲器的指令信息，所述指令地址位用于存儲指令數(shù)據(jù)位中指令信息在指令存儲器中對應的指令地址信息，所述指令狀態(tài)位用于標識所述指令段中指令信息是否有效；
所述指令存儲模塊包括指令數(shù)據(jù)寄存器、指令地址寄存器、狀態(tài)寄存器，所述指令數(shù)據(jù)寄存器用于集中存放所述若干個指令段中各自的指令信息，所述指令地址寄存器用于集中存放所述若干個指令段中各自的指令地址信息，所述狀態(tài)寄存器用于集中存放所述若干個指令段中各自的有效狀態(tài)信息；
當CPU處理單元向所述指令存儲器進行指令編程操作時，如果指令地址寄存器內指令地址信息與所述指令編程操作的指令地址信息匹配，則狀態(tài)寄存器中相應的指令狀態(tài)位置“0”即無效；當CPU處理單元向所述指令存儲器讀指令信息時，讀出的指令信息會根據(jù)其地址填充到所述指令數(shù)據(jù)寄存器相應位置，同時，指令地址寄存器存放讀出的指令信息在指令存儲器的地址信息，且狀態(tài)寄存器中相應的指令狀態(tài)位置“ I ”即有效。
[0005]上述技術方案中的進一步改進方案如下:
上述方案中，所述指令數(shù)據(jù)位存放至少2個指令信息。
[0006]由于上述技術方案運用，本發(fā)明與現(xiàn)有技術相比具有下列優(yōu)點和效果:
本發(fā)明處理器用指令存儲系統(tǒng)，不僅可以方便的清除指令段，而且在CPU對指令存儲器執(zhí)行編程操作后，可以支持僅清除掉緩存中該編程地址對應的指令段，大大縮短了原有技術在遇到CPU對指令存儲器執(zhí)行編程操作時需要清除指令段的時間，而且只會清除被修改的指令段，不會影響緩存里其他的內容，不會對系統(tǒng)性能造成大的影響。
【專利附圖】

【附圖說明】
[0007]附圖1為本發(fā)明處理器用指令存儲系統(tǒng)結構示意圖。
[0008]以上附圖中:1、CPU處理單元；2、指令存儲器；3、高速緩存單元；4、地址路徑模塊；
5、數(shù)據(jù)路徑模塊；6、控制邏輯模塊；7、指令存儲模塊；71、指令數(shù)據(jù)寄存器；72、指令地址寄存器；73、狀態(tài)寄存器。
【具體實施方式】
[0009]下面結合附圖及實施例對本發(fā)明作進一步描述:
實施例:一種處理器用指令存儲系統(tǒng)，包括CPU處理單元1、指令存儲器2和高速緩存單元3 ;所述高速緩存單元3包括地址路徑模塊4、數(shù)據(jù)路徑模塊5、控制邏輯模塊6和指令存儲模塊7 ;所述地址路徑模塊4位于CPU處理單元I和指令存儲器2之間，用于將來自CPU處理單元I的讀/編程地址信息傳輸?shù)街噶畲鎯ζ? ;所述數(shù)據(jù)路徑模塊5位于CPU處理單元I和指令存儲器2之間，用于響應CPU處理單元I的讀請求將位于指令存儲器2內的指令信息傳輸給CPU處理單元I，或者，響應CPU處理單元I發(fā)出的指令編程操作，改變指令存儲器2內的指令內容；所述控制邏輯模塊6根據(jù)來自CPU處理單元I的讀/編程控制信號和來自指令存儲器2的響應信號，控制地址路徑模塊4和數(shù)據(jù)路徑模塊5 ;
所述指令存儲模塊7存儲若干個指令段，該指令段由指令地址位、指令狀態(tài)位和指令數(shù)據(jù)位組成，所述指令數(shù)據(jù)位用于存儲來自指令存儲器2的指令信息，所述指令地址位用于存儲指令數(shù)據(jù)位中指令信息在指令存儲器2中對應的指令地址信息，所述指令狀態(tài)位用于標識所述指令段中指令信息是否有效；
所述指令存儲模塊7包括指令數(shù)據(jù)寄存器71、指令地址寄存器72、狀態(tài)寄存器73，所述指令數(shù)據(jù)寄存器71用于集中存放所述若干個指令段中各自的指令信息，所述指令地址寄存器72用于集中存放所述若干個指令段中各自的指令地址信息，所述狀態(tài)寄存器73用于集中存放所述若干個指令段中各自的有效狀態(tài)信息；
當CPU處理單元I向所述指令存儲器2進行指令編程操作時，如果指令地址寄存器72內指令地址信息與所述指令編程操作的指令地址信息匹配，則狀態(tài)寄存器73中相應的指令狀態(tài)位置“0”即無效；當CPU處理單元I向所述指令存儲器2讀指令信息時，讀出的指令信息會根據(jù)其地址填充到所述指令數(shù)據(jù)寄存器71的相應位置，同時，指令地址寄存器72存放讀出的指令信息在指令存儲器2的地址信息，且狀態(tài)寄存器73中相應的指令狀態(tài)位置“I”即有效。
[0010]上述指令數(shù)據(jù)位存放至少2個指令信息。
[0011]下面是一個cache line的結構:
【權利要求】
1.一種處理器用指令存儲系統(tǒng)，包括CPU處理單元(I )、指令存儲器(2)和高速緩存單元(3);其特征在于:所述高速緩存單元(3)包括地址路徑模塊(4)、數(shù)據(jù)路徑模塊(5)、控制邏輯模塊(6 )和指令存儲模塊(7 );所述地址路徑模塊(4)位于CPU處理單元(I)和指令存儲器(2)之間，用于將來自CPU處理單元(I)的指令讀/編程地址信息傳輸?shù)街噶畲鎯ζ?2)；所述數(shù)據(jù)路徑模塊(5)位于CPU處理單元(I)和指令存儲器(2)之間，用于響應CPU處理單元(I)的讀請求將位于指令存儲器(2)內的指令信息傳輸給CPU處理單元(I)，或者，響應CPU處理單元(I)發(fā)出的指令編程操作，改變指令存儲器(2)內的指令內容；所述控制邏輯模塊(6)根據(jù)來自CPU處理單元(I)的讀/編程控制信號和來自指令存儲器(2)的響應信號，控制地址路徑模塊(4)和數(shù)據(jù)路徑模塊(5)； 所述指令存儲模塊(7 )存儲若干個指令段，該指令段由指令地址位、指令狀態(tài)位和指令數(shù)據(jù)位組成，所述指令數(shù)據(jù)位用于存儲來自指令存儲器(2 )的指令信息，所述指令地址位用于存儲指令數(shù)據(jù)位中指令信息在指令存儲器(2)中對應的指令地址信息，所述指令狀態(tài)位用于標識所述指令段中指令信息是否有效； 所述指令存儲模塊(7)包括指令數(shù)據(jù)寄存器(71)、指令地址寄存器(72)、狀態(tài)寄存器(73)，所述指令數(shù)據(jù)寄存器(71)用于集中存放所述若干個指令段中各自的指令信息，所述指令地址寄存器(72)用于集中存放所述若干個指令段中各自的指令地址信息，所述狀態(tài)寄存器(73)用于集中存放所述若干個指令段中各自的有效狀態(tài)信息； 當CPU處理單元(I)向所述指令存儲器(2)進行指令編程操作時，如果指令地址寄存器(72)內指令地址信息與所述指令編程操作的指令地址信息匹配，則狀態(tài)寄存器(73)中相應的指令狀態(tài)位置“0”即無效；當CPU處理單元(I)向所述指令存儲器(2)讀指令信息時，讀出的指令信息會根據(jù)其地址填充到所述指令數(shù)據(jù)寄存器(71)相應位置，同時，指令地址寄存器(72 )存放讀出的指令信息在指令存儲器(2 )的地址信息，且狀態(tài)寄存器(73 )中相應的指令狀態(tài)位置“I”即有效。
2.根據(jù)權利要求1所述的處理器用指令存儲系統(tǒng)，其特征在于:所述指令數(shù)據(jù)位存放至少2個指令信息。
【文檔編號】G06F12/08GK103810117SQ201310722652
【公開日】2014年5月21日 申請日期:2013年12月24日 優(yōu)先權日:2013年12月24日
【發(fā)明者】鄭茳, 肖佐楠, 匡啟和, 竺際隆, 張艷麗, 李利 申請人:蘇州國芯科技有限公司