一種兩通道并行信號處理模塊的制作方法
【專利摘要】本發(fā)明公開了一種兩通道并行信號處理模塊，包括VPX背板連接器以及與VPX背板連接器連接的第一FPGA和兩個DSP，所述第一FPGA連接有第二FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2SDRAM和NORFLASH存儲器。本發(fā)明設(shè)計(jì)的這種兩通道VPX并行信號處理模塊，結(jié)構(gòu)簡單，信號處理速度快、穩(wěn)定性好。
【專利說明】一種兩通道并行信號處理模塊
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種信號處理模塊，更具體的說是涉及一種兩通道并行信號處理模塊。
【背景技術(shù)】
[0002]VPX 是一種新的總線技術(shù)，VPX 總線是 VITA (VME International TradeAssociation, VME國際貿(mào)易協(xié)會)組織于2007年在其VME總線基礎(chǔ)上提出的新一代高速串行總線標(biāo)準(zhǔn)。VPX總線技術(shù)現(xiàn)在也逐漸用于信號處理領(lǐng)域。

【發(fā)明內(nèi)容】

[0003]本發(fā)明提供了一種兩通道并行信號處理模塊，采用VPX總線連接各種電器件，解決了以往信號處理模塊處理速度慢的問題。
[0004]為解決上述的技術(shù)問題，本發(fā)明采用以下技術(shù)方案:一種兩通道并行信號處理模塊，包括VPX背板連接器以及與VPX背板連接器連接的第一 FPGA和兩個DSP，所述第一 FPGA連接有第二 FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2 SDRAM和NOR FLASH存儲器。
[0005]所述兩個DSP均通過以太網(wǎng)PHY芯片與VPX背板連接器連接。
[0006]所述第一 FPGA分別通過串行解串器和RS644接口與VPX背板連接器連接。
[0007]所述第一 FPGA型號為Spartan-6 XC6SLX100,所述第二 FPGA和第三FPGA型號均為 XC5VLX50T。
[0008]所述兩個DSP型號為TMS320C6455，所述兩個DSP均通過EMIF與第一 FPGA連接。
[0009]所述第二 FPGA和第三FPGA均通過GPIO與第一 FPGA連接。
[0010]與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果是:本發(fā)明設(shè)計(jì)的這種兩通道并行信號處理模塊，結(jié)構(gòu)簡單，信號處理速度快。
【專利附圖】

【附圖說明】
[0011]下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)說明。
[0012]圖1為本發(fā)明的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0013]下面結(jié)合附圖對本發(fā)明作進(jìn)一步的說明。
[0014]實(shí)施例1
如圖1所示的一種兩通道并行信號處理模塊，包括VPX背板連接器以及與VPX背板連接器連接的第一 FPGA和兩個DSP，所述第一 FPGA連接有第二 FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2 SDRAM和NOR FLASH存儲器。
[0015]本實(shí)施例中外部并行模擬信號通過VPX背板連接器分別通過兩個DSP轉(zhuǎn)換成數(shù)字信號，并進(jìn)行修改和強(qiáng)化，再通過DSP處理輸入到第一 FPGA，第一 FPGA將兩個并行信號分別輸送到第二 FPGA和第三FPGA分開處理，保證處理量的同時也可避免數(shù)據(jù)出錯，再將處理后的信號返回相應(yīng)的DSP內(nèi)，并通過DDR2 SDRAM和NOR FLASH存儲器進(jìn)行數(shù)據(jù)存儲和冗余備份，存儲后處理信號再通過VPX背板連接器輸出實(shí)現(xiàn)信號處理。DDR2 SDRAM和NOR FLASH存儲器均可設(shè)置多用于增加存儲量。
[0016]本實(shí)施例通過采用VPX總線方式，通過VPX背板連接器實(shí)現(xiàn)了各個FPGA和DSP以及DDR2 SDRAM和NOR FLASH存儲器的連接，采用VPX總線的通信方式不僅充分利用了 FPGA和DSP的性能，而且通信傳輸穩(wěn)定，數(shù)據(jù)處理能力和運(yùn)行速度均有所提高，提高了信號處理的可靠性和穩(wěn)定性。
[0017]FPGA即現(xiàn)場可編程門陣列；DSP即微處理器；DDR2 SDRAM即隨機(jī)存取存儲器。
[0018]實(shí)施例2
本實(shí)施例在實(shí)施例1的基礎(chǔ)上增加了以下結(jié)構(gòu):所述兩個DSP均通過以太網(wǎng)PHY芯片與VPX背板連接器連接。
[0019]本實(shí)施例中為實(shí)現(xiàn)多種通信方式，在DSP和VPX背板連接器之間連接以太網(wǎng)PHY芯片用于實(shí)現(xiàn)網(wǎng)口通信。
[0020]實(shí)施例3
本實(shí)施例在實(shí)施例1或?qū)嵤├?的基礎(chǔ)上加設(shè)了串行解串器，其具體結(jié)構(gòu)為:所述第一FPGA分別通過串行解串器和RS644接口與VPX背板連接器連接。
[0021]本實(shí)施例中的串行解串器(B卩SERDES，串行器/解串器)主要用于支持長距離的數(shù)據(jù)信號傳輸，提高信號傳輸穩(wěn)定性。
[0022]實(shí)施例4
本實(shí)施例在實(shí)施例3的基礎(chǔ)上做了進(jìn)一步優(yōu)化，具體為:所述第一 FPGA型號為Spartan-6 XC6SLX100,所述第二 FPGA 和第三 FPGA 型號均為 XC5VLX50T。
[0023]本實(shí)施例中Spartan-6 XC6SLX100和XC5VLX50T性能優(yōu)越，成本和功耗低，處理速度快，能很好的實(shí)現(xiàn)信號處理，同時降低能耗。
[0024]實(shí)施例5
本實(shí)施例在上述任一實(shí)施例的基礎(chǔ)上做了如下優(yōu)化:所述兩個DSP型號為TMS320C6455，所述兩個DSP均通過EMIF與第一 FPGA連接。
[0025]本實(shí)施例的TMS320C6455型DSP具有速度快、能耗低的特點(diǎn)，同時具有EMIF (SP夕卜部存儲器接口，External Memory Interface,是TMS DSP器件上的一種接口，)，兩個DSP均通過EMIF與第一 FPGA連接，實(shí)現(xiàn)信號數(shù)據(jù)的高速傳輸。
[0026]實(shí)施例6
實(shí)施例6為本發(fā)明的最優(yōu)實(shí)施例
本實(shí)施例在上述任一實(shí)施例的基礎(chǔ)上做了如下優(yōu)化，具體為:所述第二 FPGA和第三FPGA均通過GPIO與第一 FPGA連接。
[0027]本實(shí)施例通過GPIO (即General Purpose Input Output，通用輸入/輸出，簡稱為GP10，或總線擴(kuò)展器)實(shí)現(xiàn)FPGA之間的連接，用于簡化接口。
[0028]如上所述即為本發(fā)明的實(shí)施例。本發(fā)明不局限于上述實(shí)施方式，任何人應(yīng)該得知在本發(fā)明的啟示下做出的結(jié)構(gòu)變化，凡是與本發(fā)明具有相同或相近的技術(shù)方案，均落入本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種兩通道并行信號處理模塊，其特征在于:包括VPX背板連接器以及與VPX背板連接器連接的第一 FPGA和兩個DSP，所述第一 FPGA連接有第二 FPGA和第三FPGA，所述兩個DSP均分別連接有DDR2 SDRAM和NOR FLASH存儲器。
2.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述兩個DSP均通過以太網(wǎng)PHY芯片與VPX背板連接器連接。
3.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述第一FPGA分別通過串行解串器和RS644接口與VPX背板連接器連接。
4.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述第一FPGA型號為Spartan-6 XC6SLX100,所述第二 FPGA和第三FPGA型號均為XC5VLX50T。
5.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述兩個DSP型號為 TMS320C6455。
6.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述兩個DSP均通過EMIF與第一 FPGA連接。
7.根據(jù)權(quán)利要求1所述的一種兩通道并行信號處理模塊，其特征在于:所述第二FPGA和第三FPGA均通過GPIO與第一 FPGA連接。
【文檔編號】G06F13/40GK103678231SQ201310619595
【公開日】2014年3月26日 申請日期:2013年11月29日 優(yōu)先權(quán)日:2013年11月29日
【發(fā)明者】萬傳彬, 陸建國, 王林, 陳剛, 李華, 王云, 樊宏坤 申請人:成都國蓉科技有限公司