半導體器件的制作方法
【專利摘要】一種半導體器件，包括：第一處理器；第二處理器；第一延遲電路，將向第一處理器中輸入的信號延遲預定義數目的周期并且向第二處理器中輸入該信號；第一壓縮電路，將來自第一處理器的n位寬度的信號壓縮成m位寬度的信號（其中m<n）并且輸出m位寬度的信號；第二壓縮電路，將來自第二處理器的n位寬度壓縮成m位寬度的信號并且輸m位寬度的信號；第二延遲電路，將來自第一壓縮器的信號延遲預定義數目的周期并且輸出經延遲的信號；以及一致性比較電路，按位比較來自第二延遲電路和來自第二壓縮電路的信號的對應位以校驗對應位是否相互一致。
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]包括說明書、說明書附圖和說明書摘要的、于2012年10月18日提交的第2012-230383號日本專利申請的公開內容通過完全引用而并入于此。
【技術領域】
[0003]本發(fā)明涉及一種半導體器件，并且更具體地，涉及一種包括處理器(CPU核心)的半導體器件。
【背景技術】
[0004]要求在半導體器件運行之時快速和準確檢測半導體器件的錯誤(故障)以便提高半導體器件的功能安全等。這里，功能安全意味著安全功能的正確操作所實現的安全。例如存在由ISO (國際標準化組織)規(guī)定的IS026262作為用于車內電子設備等的功能安全標準。作為用于具體化故障保護功能或容錯功能的手段，使用鎖步(lockstep)系統(tǒng)，在該故障保護功能中控制器件，使得即使器件的故障由于器件的誤動作等而出現，仍然保證器件的操作安全，在容錯該功能中，即使誤動作在零件等中出現，系統(tǒng)仍然可以繼續(xù)運行而未停止。在雙核心鎖步系統(tǒng)中，相同配置的兩個處理器(CPU (中央處理單元)核心)執(zhí)行相同處理，如果有錯誤則通過檢測在兩個傳感器獲得的處理結果之間的差值來檢測錯誤。
[0005]例如可以引用日本待審專利申請公開N0.He i IO (1998) -116258，該專利申請公開一種鎖步容錯計算機系統(tǒng)。在日本待審專利申請公開N0.HeilO (1998)-116258中，子系統(tǒng)中的每個子系統(tǒng)包括:用于數據壓縮的并行輸入簽名生成單元，該單元使內部模塊的操作能夠實際相互比較；以及邏輯分析單元，該單元用于記憶鎖步子系統(tǒng)的內部模塊的輸出。配置在這一專利申請公開中公開的鎖步容錯計算機系統(tǒng)，使得在不同步事件出現之后，鎖步容錯計算機系統(tǒng)自動搜索邏輯分析單元的蹤跡(trace);對在它的活躍條件中的第一差值的位置進行定位；確定已經給出缺陷輸出的內部模塊并且指示內部模塊出錯。
[0006]作為其中壓縮并且相互比較處理器的輸出信號的相關技術之一，例如在日本待審專利申請公開N0.2011-113545中公開包括并行執(zhí)行相同過程的第一處理單元和第二處理單元的比較/冗余型信息處理設備，并且配置該比較/冗余型信息處理設備如下。比較/冗余型信息處理設備的第一和第二處理單元中的每個處理單元包括診斷單元，該診斷單元比較和判斷兩個處理單元進行的執(zhí)行所獲得的數據是否相互一致。診斷單元包括:摘要信息轉換單元，該單元對處理器計算的計算數據執(zhí)行哈希運算并且壓縮哈希的數據以形成摘要信息；摘要信息存儲器單元，該單元記憶摘要信息；以及比較單元，該單元比較由摘要信息存儲器單元記憶的摘要數據與由比較單元不屬于的診斷單元處理的摘要信息，并且判斷兩條摘要信息是否相互一致。第一和第二處理單元中的每個處理單元對通過壓縮計算數據而獲得的兩條摘要信息進行相互比較、判斷兩條摘要信息是否相互一致并且向系統(tǒng)選擇單元發(fā)送判斷信號。
[0007]日本待審專利申請公開N0.Hei5 (1993)-324391公開一種在故障保護處理裝置中使用的錯誤檢測設備，在該錯誤檢測設備中通過在時鐘同步中操作多個微處理器(CPU1，CPU2)并且通過比較在時鐘同步中運行的多個微處理器的總線輸出(2°至2m)來觀測錯誤的存在或者不存在。這一錯誤檢測設備包括總線比較單元，該總線比較單元具有:壓縮處理部，在該壓縮處理部中按位或者按多位的單位串行地對微處理器(CPU1，CPU2)中的每個微處理器的多位總線輸出的預定義位數(2°至2m)進行代碼壓縮；以及比較部，該比較部串行地對從壓縮處理部輸出的微處理器的壓縮數據進行相互比較并且在微處理器的運算之間有差異的情況下檢測錯誤。
[0008]日本待審專利申請公開N0.Heil (1989)-265171公開一種配置，該配置包括:測試模式生成器，用于生成隨機模式作為向組成冗余裝置的多個設備中的測試輸入；壓縮器，用于暫時壓縮由設備生成的與測試輸入關聯的輸出以創(chuàng)建相應設備獨有的壓縮值；加法器，用于在完成向相應設備中的測試輸入時在以2為模的算術中將壓縮器的輸出相加；以及比較器，該比較器將加法器的相加結果與基于向相應設備中輸入的隨機模式的模式輸入數目確定的預定義隨機模式進行比較以判斷相加結果是否與預定義隨機模式一致。
[0009]日本待審專利申請公開N0.2011-128821公開一種配置，該配置包括:第一代碼分析器(LFSR:線性反饋移位寄存器)，用于壓縮和編碼在第一微處理器的地址總線或者數據總線處出現的多位數據的歷史；第二代碼分析器，用于以與在代碼分析器的情況下相同的步驟壓縮和編碼在第二微處理器的地址總線或者數據總線處出現的多位數據的歷史；以及驗證裝置，用于比較第一代碼分析器獲得的代碼與第二代碼分析器獲得的代碼，而結果為可以減輕微處理器的處理負荷并且同時可以準確和快速檢測故障。
[0010]圖1是示出時鐘延遲型雙核心鎖步方案的半導體器件的原型示例的圖。參照圖1，這一半導體器件包括:用于正常操作的第一處理器(CPU核心)10 ;第二處理(CPU核心)20，用于監(jiān)控用于正常操作的第一處理器的操作；輸入控制電路30 ;以及輸出比較電路40’。組成雙核心鎖步系統(tǒng)的第一和第二處理器10和20具有相同配置，并且它們也分別稱為“主控核心”和“校驗器核心”。處理器(10和20)中的每個處理器例如包括CPU、高速緩存存儲器、高速緩存控制器、中斷控制器(INTC)、中斷接口、總線接口等，但是并非所有這些項目是必需的。此外，也可以是處理器中的每個處理器還包括執(zhí)行浮點運算的浮點處理單元(FPU)、對外部存儲器執(zhí)行訪問控制的存儲器保護單元(MPU)、用于訪問外部外設(地址空間)的外圍接口。
[0011]向輸入控制電路30中的CPU輸入代表向第一處理器(主控核心)10中輸入的信號。CPU輸入對應于作為響應于由第一處理器10對存儲器、I/O設備等(在圖1中未示出)執(zhí)行的訪問從存儲器、I/o設備等發(fā)送的響應而向第一處理器10中輸入的信號。觸發(fā)器(FF)31和32作為將CPU輸入延遲預定義數目周期的時間段的延遲電路工作。觸發(fā)器(FF)31和32中的每個觸發(fā)器(FF)例如是在時鐘信號的上升沿輸出通過對向數據端子中輸入的信號進行采樣而獲得采樣信號的邊緣觸發(fā)型D觸發(fā)器(D-FF)。串聯級聯耦合的觸發(fā)器(FF) 31和32作為移位寄存器工作，并且例如在使用時鐘信號作為移位時鐘時以兩個時鐘周期的延遲時間從觸發(fā)器(FF) 32輸出CPU輸入。備選地，在以觸發(fā)器31在時鐘信號的上升沿對向觸發(fā)器31的數據端子中輸入的信號進行采樣并且觸發(fā)器32在時鐘信號的下降沿對向觸發(fā)器32的數據端子中輸入的信號進行采樣這樣的方式配置觸發(fā)器(FF)31、32的情況下，觸發(fā)器(FF) 31和32作為具有一個半時鐘周期的延遲時間的延遲電路工作。[0012]向第一處理器10中輸入的信號(也就是CPU輸入)由觸發(fā)器31和32延遲，并且向第二處理器20中輸入這一延遲信號。第二處理器20在例如晚兩個時鐘周期的時間段中引入與第一處理器引入的信號相同的信號并且在晚兩個時鐘周期的時間段執(zhí)行與第一處理器相同的處理。由于在第一和第二處理器10和20執(zhí)行的多條處理的定時之間的延遲(分散)而可能分散耗電等的高峰。
[0013]此外，在圖1中無需贅言，向第一處理器10或者第二處理器20中的輸入信號(CPU輸入)可以是多位(并行位)信號。在這一情況下，在輸入控制電路30中，可以根據輸入多位信號的位數并聯安裝多個兩級觸發(fā)器(31，32)。必要的是應當對下文描述的附圖給予與以上相同的考慮。
[0014]在輸出比較電路40 ’中，兩級觸發(fā)器(41，42 )作為延遲電路工作，該延遲電路將從第一處理器輸出的η位信號(主控輸出)延遲與輸入控制電路30的兩級觸發(fā)器(31, 32)向(PU輸入給予的延遲時間相同的延遲時間。觸發(fā)器(FFXn)41和觸發(fā)器(FFXn)42中的每個觸發(fā)器(FFXη)包括多個邊沿觸發(fā)型D觸發(fā)器(D-FF)，每個邊沿觸發(fā)型D觸發(fā)器(D-FF)在時鐘信號的上升沿輸出通過對向它的數據端子中輸入的信號進行采樣而獲得的采樣數據信號(在圖1中未示出)，并且根據η位輸出并聯設置η個D觸發(fā)器(η代表D觸發(fā)器的數目)。在圖1中，“FFXn”表示并聯設置η個I位觸發(fā)器(FF) (η代表I位觸發(fā)器的數目)。
[0015]兩級觸發(fā)器(41，42)將從第一處理器10輸出的η位信號(主控輸出)延遲例如兩個時鐘周期的時間段。
[0016]一致性比較電路43檢查從組成觸發(fā)器42的η個觸發(fā)器并行輸出的η位信號和與從第一處理器10的輸出比較晚兩個時鐘周期的時間段從第二處理器20輸出的η位信號(校驗器輸出)是否相互一致。在這一情況下，一致性比較電路43按位將兩個η位信號的對應位進行相互比較以校驗兩個η位信號的對應位是否相互一致。
[0017]觸發(fā)器44每時鐘對來自一致性比較電路43的比較結果輸出(I位)進行采樣并且輸出采樣比較結果輸出作為比較誤差信號的存在或者不存在。如果有比較誤差，則意味著誤差(諸如數據崩潰)已經在處理器中出現。在這一情況下，第一處理器10、第二處理器20等根據功能安全目標等執(zhí)行預定多條處理。在圖1中，向第一和第二處理器10和20 二者中公共輸入時鐘信號“clock”、時鐘使能信號“cl0ck_enable”(該信號是用于控制時鐘信號的激活的控制信號)和復位信號“reset”。此外，不僅向第一和第二處理器10和20中公共輸入而且也向輸入控制電路30和輸出比較電路40’中公共輸入時鐘信號clock和復位信號reset。

【發(fā)明內容】

[0018]下文將給出圖1中所示半導體的原型示例的分析。
[0019]為了比較來自第一處理器10的輸出信號(η位)與來自第二處理器20的輸出信號(η位)，需要用于將第一處理器10的輸出信號例如延遲兩個時鐘周期的時間段的延遲電路(兩級觸發(fā)器(41，42))。如果使用如上述的兩時鐘延遲方案的這樣的電路，則為了比較第一處理器10的輸出信號(例如2000位并行輸出)與第二處理器20的輸出信號(例如2000位并行輸出)，兩級觸發(fā)器(41，42)(兩級觸發(fā)器的每級由FFXn表示)需要四千(2000X2)個I位觸發(fā)器。作為結果，電路面積增加并且功率消耗也增加。下文將根據本發(fā)明的描述和附圖揭示相關領域的其它問題和本發(fā)明的新特征。
[0020]根據本發(fā)明的一個方面，一種半導體器件包括:第一處理器；第二處理器；第一延遲電路，將向第一處理器中輸入的信號延遲預定義數目的周期并且向第二處理器中輸入經延遲的信號；第一壓縮電路，引入從第一處理器并行輸出的η位寬度的輸出信號并且將η位寬度的信號壓縮成m位寬度的信號(其中m〈n);第二壓縮電路，引入從第二處理器并行輸出的η位寬度的輸出信號并且將η位寬度的信號壓縮成m位寬度的信號；第二延遲電路，引入從第一壓縮器輸出的m位寬度的信號、將m位寬度的信號延遲預定義數目的周期的時間段并且并行輸出經延遲的信號；以及一致性比較電路，按位將從第二延遲電路并行輸出的m位寬度的信號和從第二壓縮電路并行輸出的m位寬度的信號的對應位相互比較以校驗兩個信號的對應位是否相互一致。
[0021]以將從處理器輸出的η位寬度的信號壓縮成m位寬度的信號這樣的方式配置根據本發(fā)明的以上方面的半導體器件，向對應延遲電路中輸入m位寬度的信號，因此形成延遲電路的兩級觸發(fā)器的一級的觸發(fā)器數目從η減少成m(m〈n)。作為結果，可以抑制或者減少時鐘延遲型鎖步方案的半導體器件的電路面積和功率消耗的增加。
【專利附圖】

【附圖說明】
[0022]圖1是示出半導體器件的原型的圖；
[0023]圖2是示出本發(fā)明的第一實施例的配置的圖；
[0024]圖3是示出根據第一實施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0025]圖4是示出根據第二實施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0026]圖5是示出根據第三實施例的η位至m位輸出壓縮電路的配置的示例的圖；
[0027]圖6是示出根據第四實施例的輸出比較電路的配置的示例的圖；
[0028]圖7是示出根據第五實施例的一致性比較電路的配置的示例的圖；
[0029]圖8是示出根據第六實施例的半導體器件的配置的示例的圖；并且
[0030]圖9是示出根據第七實施例的η位至m位輸出壓縮電路的配置的示例的圖。
【具體實施方式】
[0031]參照圖2，根據本發(fā)明的一個實施例的半導體器件包括:第一處理器(10);第二處理器(20);以及第一延遲電路(31，32)，該第一延遲電路引入向第一處理器中輸入的信號、將引入的信號延遲預定數目的周期的時間段并且向第二處理器中輸入經延遲的信號。半導體器件還包括第一壓縮電路(45)，該第一壓縮電路引入從第一處理器(10)輸出的η位寬度的信號并且將η位寬度的信號壓縮成m位寬度的信號(其中m〈n)。半導體器件還包括:第二壓縮電路(46)，該第二壓縮電路引入從第二處理器(20)輸出的η位寬度的信號并且將η位寬度的信號壓縮成m位寬度的信號；第二延遲電路(41，42)，該第二延遲電路引入從第一壓縮器(45)輸出的m位寬度的信號、將m位寬度的信號延遲第一延遲電路使用的預定數目的周期的時間段并且輸出經延遲的信號；以及一致性比較電路(43)，該一致性比較電路引入從第二延遲電路輸出的m位寬度的信號和從第二壓縮電路輸出的m位寬度的信號，并且按位相互比較兩個引入的信號的對應位以校驗兩個引入的信號的對應位是否相互一致。此夕卜，第一和第二壓縮電路(45，46)中的每個壓縮電路包括作為如下電路的哈希函數(壓縮函數)電路(47)，該電路將η位寬度的信號壓縮成m位寬度的信號。
[0032]在根據一個實施例的半導體器件中，第一和第二壓縮電路(45，46)中的每個壓縮電路將η位寬度的信號分解成多組，包括至少一個哈希函數電路(圖5中的47i至47s或者圖4中的47i至47m)，該至少一個哈希函數電路將多組的信號之中的至少一組的信號壓縮成I位寬度的信號并且輸出I位寬度的經壓縮的信號，并且從哈希函數電路輸出的至少一個輸出信號的位寬度的數目與剩余組的信號的位寬度(如果有任何剩余組)的數目(圖5中的d)之和為m。
[0033]可以的是在半導體器件中，第一和第二壓縮電路(24，25)中的每個壓縮電路被配置為將η位寬度的信號分解成m組(其中m代表組的數目)并且包括m個哈希函數(壓縮函數)電路(圖4中的47i至47m)(其中m代表哈希函數電路的數目)，該哈希函數(壓縮函數)電路分別將m組的信號壓縮成I位寬度的信號并且輸出I位寬度的經壓縮的信號。
[0034]M個哈希函數(壓縮函數)電路(圖4中的Ai1至47π)包括其壓縮比互不相同的至少兩個哈希函數(壓縮函數)電路。
[0035]第一和第二壓縮電路(45，46)中的每個壓縮電路將η位寬度的信號分解成(s+Ι)組((s+1)代表組的數目)；輸出一組的d位寬度的信號而不改變d位寬度(d+s=m);并且包括s個哈希(壓縮函數)電路(圖5中的47i至47s)(其中s代表哈希函數電路的數目)，這些哈希(壓縮函數)電路分別將s組的信號的位寬度壓縮成I位寬度。
[0036]半導體器件還可以被配置為包括:第一采樣電路(重新定時電路)(圖6中的49)，該第一采樣電路(重新定時電路)對從第二壓縮電路(46)輸出的m位寬度的信號之中的預定k位寬度的信號進行采樣；第二采樣電路(重新定時電路)(圖6中的48)，該第二采樣電路(重新定時電路)對從第二延遲電路(41，42)輸出的m位寬度的信號之中的與第一采樣電路采樣的信號的位數對應的k位寬度的信號進行采樣，其中分別向一致性比較電路(43)中輸入第一米樣電路(49)米樣的`k位寬度的信號和從第二壓縮電路(46)輸出的m位寬度的信號之中的(m-k)位寬度的剩余信號、以及第二采樣電路(48)采樣的k位寬度的信號和從第二延遲電路(41，42 )輸出的m位寬度的信號之中的(m-k)位寬度的剩余信號。
[0037]在半導體器件中，第一和第二采樣電路(重新定時電路)(48，49)中的每個采樣電路(重新定時電路)可以被配置為包括并聯耦合的k個觸發(fā)器(其中k代表觸發(fā)器的數目)，引入k位寬度的信號并且響應于時鐘信號的觸發(fā)沿對該k位寬度的信號進行采樣，并且輸出采樣的信號。此外，由于化解一致性比較電路(43)等所致的關鍵路徑，所以可以避免降低用于保證定時裕度等的時鐘頻率并且可以(利用高時鐘頻率)實現半導體器件的高速操作。
[0038]在半導體器件中，一致性比較電路(43)可以被配置為將從第二延遲電路(41，42)輸出的m位寬度的信號分解成(s+Ι)組(其中(s+Ι)代表組的數目);將從第二壓縮電路(46)輸出的m位寬度的信號分解成(s+Ι)組；包括第一一致性比較電路至第(s+Ι) 一致性比較
電路，其中第--致性比較電路將從第二延遲電路輸出的第一組的信號和從第二壓縮電路
輸出的第一組的信號相互比較并且輸出I位寬度的比較結果，并且第(s+Ι)—致性比較電路將從第二延遲電路輸出的第(s+Ι)組的信號和從第二壓縮電路輸出的第(s+Ι)組的信號相互比較并且輸出I位寬度的比較結果；并且還包括邏輯電路(圖7中的52)，該邏輯電路引入第一一致性比較電路至第(s+Ι) —致性比較電路(圖7中的SO1至50s+1)的相應I位輸出并且輸出(s+Ι)位寬度的引入的信號的邏輯運算結果作為通過比較從第二延遲電路輸出的m位寬度的信號和從第二壓縮電路輸出的m位寬度的信號而獲得的比較結果。
[0039]半導體器件也可以被配置為包括至少一個第三采樣電路(重新定時電路)(圖7中的51至51s)，該至少一個第三采樣電路(重新定時電路)引入第一一致性比較電路至第(s+Ι) —致性比較電路(圖7中的SO1至503+1)的輸出之中的至少一個預定輸出并且對該至少一個預定輸出進行采樣，并且向邏輯電路(52)中輸入采樣的至少一個預定輸出。第三采樣電路(重新定時電路)(圖7中的Sl1至51s)也可以被配置為包括響應于時鐘信號的觸發(fā)沿對輸入進行采樣并且輸出采樣的輸入的觸發(fā)器。
[0040]半導體器件也可以被配置為包括對向第一和第二處理器(10，20)二者公共供應時鐘信號或者停止向第一和第二處理器之一供應時鐘信號施加控制的電路(圖8中的60)。
[0041]在半導體器件中，第一延遲電路包括在預定數目的級聯耦合的級中布置的觸發(fā)器(圖2中的31和32)，每級具有數目與輸入信號的位數對應的并聯設置的觸發(fā)器，并且并聯設置的觸發(fā)器響應于時鐘信號的觸發(fā)沿對輸入信號進行采樣并且輸出采樣的信號。
[0042]在半導體器件中，第二延遲電路包括在預定數目的級聯耦合的級中的觸發(fā)器，每級具有m個并聯設置的觸發(fā)器(圖2中的41和42)(其中m代表并聯設置的觸發(fā)器的數目)，并且并聯設置的觸發(fā)器響應于時鐘信號的觸發(fā)沿對輸入信號進行采樣并且輸出采樣的信號。
[0043]在半導體器件中，第一和第二壓縮電路中的每個壓縮電路可以被配置為將η位寬度的信號分解成多組；并且還被配置為包括編碼電路作為與多組的信號之中的至少一組的信號對應的哈希函數電路，該編碼電路形成關于至少一組的輸入信號的多位誤差可檢測代碼，并且輸出通過壓縮至少一組的輸入信號的位寬度而獲得的信號。圖9是示出在至少一組的數目為d的情況下第一或者第二壓縮電路(45或者46)的配置的圖。標號474至47Ad表示d個編碼電路(其中d代表編碼電路的數目)；標號yl至yd表示d組的信號的位寬度(其中d代表組的數目)；并且標號zl至zd表示d組的信號的壓縮的位寬度。
[0044]可以通過將來自第一處理器(10)的η位寬度的輸出信號壓縮成m位寬度的信號、通過向延遲電路(41，42)輸入m位寬度的信號并且通過將形成延遲電路(41，42)的兩級觸發(fā)器的一級的觸發(fā)器數目從η減少成m (m〈n)來抑制或者減少時鐘延遲型鎖步方案的半導體器件的電路面積和功率消耗增加。此外，通過將來自第二處理器(20)的η位寬度的輸出信號壓縮成m位寬度的信號并且通過比較m位信號的信號與從延遲電路(41，42)輸出的m位寬度的信號以檢查前一信號是否與后者一致，與相互比較η位寬度的信號的情況比較可以減少半導體器件的電路面積和功率消耗。下文將參照附圖更具體描述以上描述的實施例。
[0045]第一實施例
[0046]圖2是示出本發(fā)明的第一實施例的配置的圖。這里，分別向圖2中的與圖1中的單元相同或者等效的單元給予與向圖1中的單元給予的標號相同的標號。下文如果必要則將相應地省略關于圖2中的分別與圖1中的部分重復的部分的描述。參照圖2，這一半導體器件包括分別作為雙核心鎖步方案的主控核心和校驗器核心工作的第一處理器10和第二處理器20、輸入控制電路30和輸出比較電路40。輸入控制電路30利用兩級觸發(fā)器(31，32)將向第一處理器10中輸入的信號(CPU輸入)延遲預定義時鐘周期(例如兩個時鐘周期)并且向第二處理器20中輸入經延遲的信號。[0047]在輸出比較電路40中，在η位至m位輸出壓縮電路45將從第一處理器10輸出的η位寬度的輸出信號(主控輸出)壓縮成m位的信號之后，向兩級觸發(fā)器(41,42)中輸入m位的信號。觸發(fā)器(FF)41和42中的每個觸發(fā)器(FF)例如由邊沿觸發(fā)型D觸發(fā)器組成，每個邊沿觸發(fā)型D觸發(fā)器例如在時鐘信號的上升沿對向它的數據端子中輸入的信號進行采樣，并且輸出采樣的信號。在每級中并聯設置的邊沿觸發(fā)型D觸發(fā)器的數目為m，并且這一數目m對應于信號的位寬度m。這里，圖2中的“FFXm”表示并聯設置m個I位觸發(fā)器(FF)(其中m代表I位觸發(fā)器的數目)(以下附圖中的相似表達表示相似含義)。兩級觸發(fā)器(41，42)將η位至m位輸出壓縮電路45的輸出延遲由兩級觸發(fā)器(31，32)使用的相同長度的延遲時間(預定義時鐘周期，例如兩個時鐘周期)。
[0048]此外，在輸出比較電路40中，η位至m位輸出壓縮電路46將從第二處理器20輸出的η位寬度的輸出信號(校驗器輸出)壓縮成m位寬度的信號。在m位寬度的一致性比較電路43中，按位將從組成觸發(fā)器42的m個觸發(fā)器輸出的(m位寬度的)輸出信號和來自η位至m位輸出壓縮電路46的(m位寬度的)輸出信號相互比較，并且輸出I位寬度的比較結果。觸發(fā)器44與時鐘信號同步對一致性比較電路43的輸出信號進行采樣。相同壓縮邏輯和相同配置可以應用于η位至m位輸出壓縮電路45和46 二者。這里，在圖2中，向第一和第二處理器10和20 二者中公共輸入時鐘信號“clock”、控制時鐘信號的激活的時鐘使能信號 “clock_enable” 和復位信號 “reset”。
[0049]根據第一實施例，η位至m位輸出壓縮電路45將來自第一處理器10的η位寬度的輸出信號(主控信號)壓縮成m位寬度的信號，并且m位寬度的壓縮的信號由兩級觸發(fā)器(41，42)延遲。將通過利用η位至m位輸出壓縮電路46壓縮來自第二處理器20的η位寬度的輸出信號(比主控輸出例如多延遲兩個時鐘周期的校驗器輸出)而獲得的m位寬度的信號與從組成觸發(fā)器42的m個觸發(fā)器輸出的m位寬度的信號進行比較。
[0050]根據第一實施例，在輸出比較電路40中，利用2 Xm個觸發(fā)器具體化延遲來自第一處理器10的輸出信號(主控輸出)的延遲電路(其中2Xm代表觸發(fā)器的數目)，并且利用m位寬度的一致性比較電路具體化用于比較以上兩個信號的一致性比較電路。在另一方面，在圖1中所示配置中，與來自雙核心鎖步方案的第一和第二處理器的η位寬度的輸出信號關聯，需要用于延遲來自第一處理器的η位寬度的輸出信號的2η個觸發(fā)器(其中2η代表觸發(fā)器數目)，并且需要用于比較來自第一和第二處理器的η位寬度的輸出信號的η位寬度的一致性比較電路以校驗η位寬度的兩個信號是否相互一致。
[0051]因此，根據第一實施例，組成輸出比較電路40的兩級觸發(fā)器(41，42)的觸發(fā)器數目從2Χη (在圖1中)減少成2Xm (在圖2中)。此外，根據這一實施例，一致性比較電路
43比較的信號的位數從η減少成m。因此，即使從處理器10或者20輸出的信號的位數增加，也可以抑制電路面積的增加和功率消耗的增加。
[0052]圖3是示出圖2中所示η位至m位輸出壓縮電路45 (或者46)的配置的圖。η位至m位輸出壓縮電路45 (或者46)使用哈希函數(哈希函數電路)47作為壓縮函數。哈希函數47向數據分配代表數據的值(哈希值)。在這一情況下，哈希函數47將η位寬度的信號壓縮成m位寬度的信號(哈希值)。哈希函數47將η位寬度的輸入(該輸入可以最多取2η個值)映射到m位寬度的哈希值(該哈希值可以最多取2m個值)。有哈希函數向不同輸入分配相同哈希值的情況(這一情況將在下文中稱為哈希值沖突)。在將8位寬度的輸入(該輸入可以最多取256個值)映射到4位寬度的值(該值可以最多取32個值)時，有例如向八個不同輸入公共分配一個哈希值的情況。如果η位寬度的信號落在2m個固定值內(其中2-為固定值的數目)，則有可能配置可以避免哈希值沖突的哈希函數(這一哈希函數稱為完全哈希函數)。
[0053]第二實施例
[0054]圖4是示出根據第二實施例的η位至m位輸出壓縮電路45 (或者46)的配置的示例的圖。在第二實施例中，以將η位的信號分解成一些組并且將每組的壓縮級別設置成可變這樣的方式配置η位至m位輸出壓縮電路45 (或者46)。換而言之，將η位寬度的信號分解成m組(pi位寬度的第一組、p2位寬度的第二組至pm位寬度的第m組)。在圖4中的p1、p2至pm、m和η之間的關系由等式(I)給出。
[0055]
【權利要求】
1.一種半導體器件，包括: 第一處理器； 第二處理器； 第一延遲電路，其引入向所述第一處理器中輸入的信號、將引入的信號延遲預定義數目的周期的時間段并且向所述第二處理器中輸入經延遲的信號； 第一壓縮電路，其引入從所述第一處理器輸出的η位寬度的信號并且將所述η位寬度的信號壓縮成m位寬度的信號(其中m〈n)； 第二壓縮電路，其引入從所述第二處理器輸出的η位寬度的信號并且將所述η位寬度的信號壓縮成m位寬度的信號； 第二延遲電路，其引入從所述第一壓縮器輸出的所述m位寬度的信號、將所述m位寬度的信號延遲所述第一延遲電路使用的所述預定義數目的周期的時間段并且輸出經延遲的信號；以及 一致性比較電路，其引入從所述第二延遲電路輸出的所述m位寬度的信號和從所述第二壓縮電路輸出的所述m位寬度的信號，并且逐比特比較兩個引入的信號的對應位以校驗所述兩個引入的信號的對應位是否相互一致。
2.根據權利要求1所述的半導體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個壓縮電路包括將所述η位寬度的信號壓縮成所述m位寬度的信號的哈希函數。
3.根據權利要求1所述的半導體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個壓縮電路: 將所述η位寬度的信號分解成多組；并且 包括至少一個哈希函數電路，所述至少一個哈希函數電路將所述多組的信號中的至少一組的信號壓縮成I位寬度的信號并且輸出I位寬度的壓縮信號， 其中從所述哈希函數電路輸出的所述至少一個輸出信號的位寬度的數目與剩余組的信號的位寬度的數目之和為m。
4.根據權利要求1所述的半導體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個壓縮電路: 將所述η位寬度的信號分解成m組(其中m代表所述組的數目)；并且包括m個哈希函數電路(其中m代表所述哈希函數電路的數目)，所述m個哈希函數電路分別將所述m組的信號壓縮成I位寬度的信號并且輸出1位寬度的壓縮信號。
5.根據權利要求4所述的半導體器件，其中所述m個哈希函數電路包括壓縮比互不相同的至少兩個哈希函數電路。
6.根據權利要求1所述的半導體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個壓縮電路: 將所述n位寬度的信號分解成(s+1)組(其中(s+1)代表所述組的數目)； 輸出一組的d位寬度的信號而未改變所述d位寬度(d+s=m);并且包括s個哈希函數電路(其中s代表所述哈希函數電路的數目)，所述s個哈希函數電路分別將s組的信號的位寬度壓縮成I位寬度。
7.根據權利要求1所述的半導體器件，還包括:第一采樣電路，其對從所述第二壓縮電路輸出的所述m位寬度的信號之中的預定k位寬度的信號進行采樣；以及 第二采樣電路，其對從所述第二延遲電路輸出的所述m位寬度的信號之中的與所述第一采樣電路采樣的所述信號的位寬度對應的k位寬度的信號進行采樣， 其中分別向所述一致性比較電路中輸入所述第一采樣電路采樣的k位寬度的信號和從所述第二壓縮電路輸出的所述m位寬度的信號之中的(m-k)位寬度的剩余信號、以及所述第二采樣電路采樣的k位寬度的信號和從所述第二延遲電路輸出的所述m位寬度的信號之中的(m-k)位寬度的剩余信號。
8.根據權利要求7所述的半導體器件， 所述第一采樣電路和所述第二采樣電路中的每個采樣電路包括k個觸發(fā)器(其中k代表所述觸發(fā)器的數目)，所述k個觸發(fā)器被并聯耦合，引入所述k位寬度的信號并且響應于時鐘信號的觸發(fā)沿對所述k位寬度的信號進行采樣，并且輸出采樣的信號。
9.根據權利要求1所述的半導體器件， 其中所述一致性比較電路: 將從所述第二延遲電路輸出的所述 m位寬度的信號分解成(s+1)組(其中(s+1)代表所述組的數目)； 將從所述第二壓縮電路輸出的所述m位寬度的信號分解成(s+1)組； 包括第一一致性比較電路至第(s+1) —致性比較電路， 其中所述第一一致性比較電路相互比較從所述第二延遲電路輸出的第一組的信號和從所述第二壓縮電路輸出的第一組的信號并且輸出I位寬度的比較結果，并且所述第(s+1) 一致性比較電路相互比較從所述第二延遲電路輸出的第(s+1)組的信號和從所述第二壓縮電路輸出的第(s+1)組的信號并且輸出I位寬度的比較結果；并且 還包括邏輯電路，所述邏輯電路引入所述第一一致性比較電路至所述第(s+1)—致性比較電路的相應I位輸出并且輸出引入的(s+1)位寬度的信號的邏輯運算結果作為通過比較從所述第二延遲電路輸出的所述m位寬度的信號和從所述第二壓縮電路輸出的所述m位寬度的信號而獲得的比較結果。
10.根據權利要求9所述的半導體器件，包括至少一個第三采樣電路，所述至少一個第三采樣電路引入所述第一一致性比較電路至所述第(s+1)—致性比較電路的輸出之中的至少一個預定輸出并且對所述至少一個預定輸出進行采樣，并且向所述邏輯電路中輸入采樣的至少一個預定輸出。
11.根據權利要求10所述的半導體器件， 其中所述第三采樣電路被配置為包括觸發(fā)器，所述觸發(fā)器響應于時鐘信號的觸發(fā)沿對輸入進行采樣并且輸出采樣的輸入。
12.根據權利要求1所述的半導體器件，還包括對向第一處理器和第二處理器二者公共供應時鐘信號或者停止向所述第一處理器和所述第二處理器之一供應所述時鐘信號施加控制的電路。
13.根據權利要求1所述的半導體器件， 其中所述第一延遲電路包括在預定數目的級聯耦合的級中布置的觸發(fā)器，所述級中的每級具有數目與所述輸入信號的位數對應的并聯設置的觸發(fā)器，并且所述并聯設置的觸發(fā)器響應于時鐘信號的邊沿觸發(fā)對所述輸入信號進行采樣并且輸出采樣的信號。
14.根據權利要求1所述的半導體器件， 其中所述第二延遲電路包括在預定數目的級聯耦合的級中布置的觸發(fā)器，所述級中的每級具有m個并聯設置的觸發(fā)器(其中m代表所述并聯設置的觸發(fā)器的數目)，并且所述并聯設置的觸發(fā)器響應于時鐘信號的邊沿觸發(fā)對所述輸入信號進行采樣并且輸出采樣的信號。
15.根據權利要求1所述的半導體器件， 其中所述第一壓縮電路和所述第二壓縮電路中的每個壓縮電路: 將所述n位寬度的信號分解成多組；并且 還包括編碼電路作為與所述多組的所述信號之中的至少一組的信號對應的哈希函數電路，所述編碼電路形成關于所述至少一組的所述輸入信號的多位誤差可檢測代碼，并且輸出通過壓縮所述至少一組的所述輸入信號的位寬度而獲得的信號。
【文檔編號】G06F11/00GK103778028SQ201310487949
【公開日】2014年5月7日 申請日期:2013年10月17日 優(yōu)先權日:2012年10月18日
【發(fā)明者】伊藤雅之 申請人:瑞薩電子株式會社