一種電子設(shè)備的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種電子設(shè)備，用于解決現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題，所述電子設(shè)備包括多個(gè)不同類(lèi)型的處理單元，至少包括：第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元；第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元；第一存儲(chǔ)控制單元，包括第一端口和第二端口；其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。
【專(zhuān)利說(shuō)明】一種電子設(shè)備

【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電子【技術(shù)領(lǐng)域】，尤其涉及一種電子設(shè)備。

【背景技術(shù)】
[0002]專(zhuān)業(yè)術(shù)語(yǔ)介紹:
[0003]SoC:System on a Chip,片上系統(tǒng);
[0004]SoC 應(yīng)用處理器:Multimedia Applicat1n Processor;
[0005]AHB!Advanced High-Performance Bus,用于連接高性能系統(tǒng)模塊,實(shí)現(xiàn)外圍設(shè)備的高速連接；
[0006]APB:Advanced Peripheral Bus,簡(jiǎn)單接口，支持低性能的外圍設(shè)備連接。
[0007]SOC應(yīng)用處理器是集成了通用處理器的CPU，GPU(Graphic Processing Unit，圖形處理器)，內(nèi)存控制器等重要組件，包含完整系統(tǒng)并有嵌入軟件的全部?jī)?nèi)容的處理器。
[0008]SOC應(yīng)用處理器百萬(wàn)門(mén)以上的集成度和數(shù)百兆時(shí)鐘頻率下工作，將有數(shù)十瓦乃至上百瓦的功耗，因此SOC應(yīng)用處理器架構(gòu)的設(shè)計(jì)非常重要，因?yàn)镾OC應(yīng)用處理器架構(gòu)關(guān)系到整個(gè)芯片的功能實(shí)現(xiàn)，所需功耗以及后端物理實(shí)現(xiàn)等很多方面。在現(xiàn)有的SOC應(yīng)用處理器架構(gòu)實(shí)現(xiàn)中，沒(méi)有充分考慮到功耗，性能和后端物理實(shí)現(xiàn)因素，因此，現(xiàn)有技術(shù)中存在SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題；
[0009]進(jìn)一步，現(xiàn)有技術(shù)中存在SOC應(yīng)用處理器架構(gòu)后端物理實(shí)現(xiàn)難度大的技術(shù)問(wèn)題；
[0010]進(jìn)一步，現(xiàn)有技術(shù)中存在SOC應(yīng)用處理器架構(gòu)可擴(kuò)展性較差；
[0011]進(jìn)一步，現(xiàn)有技術(shù)中存在SOC應(yīng)用處理器架構(gòu)功耗較大。


【發(fā)明內(nèi)容】

[0012]本發(fā)明實(shí)施例通過(guò)提供一種電子設(shè)備，用于解決現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題，達(dá)到了提高電子設(shè)備的性能的技術(shù)效果。
[0013]本發(fā)明實(shí)施例提供一種電子設(shè)備，包括多個(gè)不同類(lèi)型的處理單元，所述電子設(shè)備至少包括:
[0014]第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元；
[0015]第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元；
[0016]第一存儲(chǔ)控制單元，包括第一端口和第二端口 ；
[0017]其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。
[0018]較佳的，所述電子設(shè)備還包括:
[0019]第一總線(xiàn)，所述多個(gè)屬于第一類(lèi)型的處理單元連接于所述第一總線(xiàn)上，以及所述第一總線(xiàn)與所述第一端口連接，以使所述第一處理單元組通過(guò)所述第一總線(xiàn)連接于所述第一端口上；
[0020]第二總線(xiàn)，所述多個(gè)屬于第二類(lèi)型的處理單元連接于所述第二總線(xiàn)上，以及所述第二總線(xiàn)與所述第二端口連接，以使所述第二處理單元組通過(guò)所述第二總線(xiàn)連接于所述第二端口上。
[0021]較佳的，所述第一總線(xiàn)與第二總線(xiàn)通過(guò)接口相連。
[0022]較佳的，所述第一存儲(chǔ)控制單元至少包括兩個(gè)子單元，其中第一子單元與第一端口對(duì)應(yīng)，第二子單元與第二端口對(duì)應(yīng)。
[0023]較佳的，所述第一處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第一處理單元組與通過(guò)所述第一端口與所述第一子單元處于連接狀態(tài)，同時(shí)，所述第二處理單元組和所述第二總線(xiàn)處于關(guān)閉狀態(tài)；所述第二處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第二處理單元組通過(guò)所述第二端口與所述第二子單元處于所述連接狀態(tài)，同時(shí)所述第一處理單元組和所述第一總線(xiàn)處于所述關(guān)閉狀態(tài)。
[0024]較佳的，所述電子設(shè)備還包括:
[0025]第一外圍單元組，其包括多個(gè)屬于第三類(lèi)型的處理單元，所述第一外圍單元組所述第一處理單元組連接，所述第一外圍單元組還與所述第二處理單元組連接。
[0026]較佳的，所述電子設(shè)備還包括:
[0027]第三處理單元組，其包括多個(gè)屬于第四類(lèi)型的處理單元，所述第三處理單元組與所述第一處理單元組連接。
[0028]較佳的，所述電子設(shè)備還包括:
[0029]第三總線(xiàn)，通過(guò)接口與所述第一總線(xiàn)連接，以及通過(guò)接口與所述第二總線(xiàn)連接；
[0030]第二外圍單元組，其包括多個(gè)屬于第五類(lèi)型的處理單元，所述多個(gè)屬于第五類(lèi)型的處理單元連接于所述第三總線(xiàn)上。
[0031]較佳的，所述第二外圍單元組具體包括:
[0032]第一外設(shè)總線(xiàn)，通過(guò)接口與所述第三總線(xiàn)連接；
[0033]至少一個(gè)低速外圍單元，連接于所述第一外設(shè)總線(xiàn)上；
[0034]第二外設(shè)總線(xiàn)，通過(guò)接口與所述第三總線(xiàn)連接；
[0035]至少一個(gè)高速外圍單元，連接于所述第二外設(shè)總線(xiàn)上。
[0036]較佳的，所述電子設(shè)備還包括:
[0037]第四總線(xiàn)，通過(guò)接口與所述第一總線(xiàn)相連；
[0038]第四處理單元組，包括多個(gè)屬于第六類(lèi)型的處理單元，所述多個(gè)屬于第六類(lèi)型的處理單元連接于所述第四總線(xiàn)上。
[0039]較佳的，所述多個(gè)屬于第一類(lèi)型的處理單元至少包括:一主處理器CPU和一圖形處理器GPU。
[0040]較佳的，所述多個(gè)屬于第二類(lèi)型的處理單元至少包括:一圖像信號(hào)處理器ISP，一JPEG圖像編解碼器，一視頻編解碼器，以及一顯示處理單元。
[0041]較佳的，所述第四處理單元組至少包括:一音頻編解碼器，一存儲(chǔ)控制器，一功耗管理單元，一微處理器，以及至少一個(gè)高速接口。
[0042]本申請(qǐng)實(shí)施例中提供的一個(gè)或多個(gè)技術(shù)方案，至少具有如下技術(shù)效果或優(yōu)點(diǎn):
[0043]1、在本發(fā)明實(shí)施例中的電子設(shè)備第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元；第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元；第一存儲(chǔ)控制單元，包括第一端口和第二端口；其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。不同類(lèi)型的第一處理單元組和第二處理單元組通過(guò)不同的端口分別與第一存儲(chǔ)控制單元連接，多個(gè)屬于第一類(lèi)型的處理單元和多個(gè)屬于第二類(lèi)型的處理單元均直接與第一存儲(chǔ)控制單元相連，從而兩種類(lèi)型的處理單元組路由到第一存儲(chǔ)控制單元的時(shí)間縮短，有效解決了現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題，實(shí)現(xiàn)了加快電子設(shè)備的處理速度，達(dá)到提高電子設(shè)備的性能的技術(shù)效果。
[0044]2、在本發(fā)明實(shí)施例中的電子設(shè)備進(jìn)一步還包括第一總線(xiàn)，所述多個(gè)屬于第一類(lèi)型的處理單元連接于所述第一總線(xiàn)上，以及所述第一總線(xiàn)與所述第一端口連接，以使所述第一處理單元組通過(guò)所述第一總線(xiàn)連接于所述第一端口上；第二總線(xiàn)，所述多個(gè)屬于第二類(lèi)型的處理單元連接于所述第二總線(xiàn)上，以及所述第二總線(xiàn)與所述第二端口連接，以使所述第二處理單元組通過(guò)所述第二總線(xiàn)連接于所述第二端口上。由于不同類(lèi)型的處理單元組連接到不同的總線(xiàn)上，在后端物理實(shí)現(xiàn)時(shí)容易布線(xiàn)，因此有效解決了現(xiàn)有技術(shù)SOC應(yīng)用處理器架構(gòu)后端物理實(shí)現(xiàn)難度大的技術(shù)問(wèn)題，進(jìn)而方便電子設(shè)備的后端物理實(shí)現(xiàn)。
[0045]而且，不同類(lèi)型的處理單元組通過(guò)連接到不同的總線(xiàn)后，通過(guò)所述不同的總線(xiàn)連接可以連接到第一存儲(chǔ)控制單元的不同端口，因此對(duì)于自主專(zhuān)用的主處理單元或者其它主處理單元，可以根據(jù)其種類(lèi)加入連接到相應(yīng)的總線(xiàn)上以此擴(kuò)展電子設(shè)備的功能，但是對(duì)電子設(shè)備其他設(shè)計(jì)部分的結(jié)構(gòu)功能沒(méi)有太大影響，因此，有效解決了現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)可擴(kuò)展性較差的技術(shù)問(wèn)題，進(jìn)而本發(fā)明實(shí)施例中的電子設(shè)備擴(kuò)展性更強(qiáng)，擴(kuò)展更方便。
[0046]3、本發(fā)明實(shí)施例中的電子設(shè)備的第一存儲(chǔ)控制單元進(jìn)一步至少包括兩個(gè)子單元，其中第一子單元與第一端口對(duì)應(yīng)，第二子單元與第二端口對(duì)應(yīng)，所述第一處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第一處理單元組與通過(guò)所述第一端口與所述第一子單元處于連接狀態(tài)，同時(shí)，所述第二處理單元組和所述第二總線(xiàn)處于關(guān)閉狀態(tài)；所述第二處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第二處理單元組通過(guò)所述第二端口與所述第二子單元處于所述連接狀態(tài)，同時(shí)所述第一處理單元組和所述第一總線(xiàn)處于所述關(guān)閉狀態(tài)。因此，第二處理單元組處于獨(dú)立工作狀態(tài)下時(shí)，第一處理單元組和第一總線(xiàn)可以關(guān)閉，或者第一處理單元組處于獨(dú)立工作狀態(tài)下時(shí)，第二處理單元組和第二總線(xiàn)可以關(guān)閉，從而避免了空閑處理單元以及空閑總線(xiàn)連接單元的功耗，能夠有效解決現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)功耗較大的技術(shù)問(wèn)題，實(shí)現(xiàn)了節(jié)省了功耗的技術(shù)效果。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0047]圖1為本發(fā)明實(shí)施例中電子設(shè)備的結(jié)構(gòu)方框圖；
[0048]圖2為本發(fā)明實(shí)施例中電子設(shè)備的架構(gòu)示意圖；
[0049]圖3A，圖3B為本發(fā)明實(shí)施例中電子設(shè)備的具體結(jié)構(gòu)實(shí)例圖。

【具體實(shí)施方式】
[0050]本發(fā)明實(shí)施例提供了一種電子設(shè)備，包括多個(gè)不同類(lèi)型的處理單元，所述電子設(shè)備至少包括:第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元；第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元；第一存儲(chǔ)控制單元，包括第一端口和第二端口 ；其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。
[0051]在本發(fā)明實(shí)施例中，不同類(lèi)型的第一處理單元組和第二處理單元組通過(guò)不同的端口分別與第一存儲(chǔ)控制單元連接，多個(gè)屬于第一類(lèi)型的處理單元和多個(gè)屬于第二類(lèi)型的處理單元均直接與第一存儲(chǔ)控制單元相連，從而兩種類(lèi)型的處理單元組路由到第一存儲(chǔ)控制單元的時(shí)間縮短，有效解決了現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題，實(shí)現(xiàn)了加快電子設(shè)備的處理速度，達(dá)到了提高電子設(shè)備的性能的技術(shù)效果。
[0052]為使本發(fā)明實(shí)施例的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合本發(fā)明實(shí)施例中的附圖，對(duì)本發(fā)明實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例是本發(fā)明一部分實(shí)施例，而不是全部的實(shí)施例。基于本發(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。另外，本文中字符“/”，一般表示前后關(guān)聯(lián)對(duì)象是一種“或”的關(guān)系。
[0053]為了更好的理解上述技術(shù)方案，下面將結(jié)合說(shuō)明書(shū)附圖以及具體的實(shí)施方式對(duì)上述技術(shù)方案進(jìn)行詳細(xì)的說(shuō)明。
[0054]本發(fā)明實(shí)施例中，所述電子設(shè)備可以是SOC應(yīng)用處理設(shè)備，也可以為包括SOC應(yīng)用處理設(shè)備的智能手機(jī)，(PAD)平板電腦等等，本發(fā)明對(duì)此不作限制。
[0055]接著參考圖1，圖1為本發(fā)明實(shí)施例中電子設(shè)備的結(jié)構(gòu)方框圖，如圖1所示，在第一實(shí)施例中，該電子設(shè)備包括第一處理單元組101，第一處理單元組101包括多個(gè)屬于第一類(lèi)型的處理單元；第二處理單元組102，第二處理單元組102包括多個(gè)屬于第二類(lèi)型的處理單元；第一存儲(chǔ)控制單元103，包括第一端口 1031和第二端口 1032 ;其中，第一處理單元組101通過(guò)第一端口 1031與第一存儲(chǔ)控制單元103連接，第二處理單元組102通過(guò)所述第二端口 1032與第一存儲(chǔ)控制單元103連接。
[0056]在本發(fā)明實(shí)施例中，第一類(lèi)型的處理單元為數(shù)據(jù)密集型單元，對(duì)應(yīng)的第二類(lèi)型的處理單元為計(jì)算密集型單元，第一存儲(chǔ)控制單元103可以為DDR存儲(chǔ)控制器(DMC)或者其他與存儲(chǔ)器對(duì)應(yīng)的存儲(chǔ)控制器。由于第一處理單元組101和第二處理單元組102均直接與第一存儲(chǔ)控制單元103相連，從而兩種類(lèi)型的處理單元組路由到第一存儲(chǔ)控制單元103的時(shí)間縮短，可以加快電子設(shè)備的處理速度，提高電子設(shè)備的性能。
[0057]較佳的，在第二實(shí)施例中，沿用上述第一實(shí)施例中的實(shí)施方式，參考圖2，該電子設(shè)備還包括:第一外圍單元組104，第一外圍單元組104包括多個(gè)屬于第三類(lèi)型的處理單元，第一外圍單元組104與第一處理單元組101連接，第一外圍單元組104還與第二處理單元組102連接。因此，能夠使得第一處理單元組101和第二處理單元組102都能獨(dú)立的訪(fǎng)問(wèn)第一外圍單元組104中的設(shè)備，節(jié)省了功耗。
[0058]較佳的，沿用上述第一實(shí)施例或上述第二實(shí)施例，該電子設(shè)備還包括第三處理單元組105，其中，第三處理單元組105與所述第一處理單元101連接，具體的，第三處理單元組105包括多個(gè)屬于第四類(lèi)型的處理單元，具體包括:一音頻編解碼器(Aud1 Codec)，一DMACdirect memory access,直接存儲(chǔ)器存取)或加解密單元(crypto),—微處理器(MicroCPU), 一功耗管理單元(PMU),以及至少一個(gè)高速接口(High Speed Peripheral),該至少一個(gè)高速接口具體包括USB在內(nèi)。
[0059]在另一實(shí)施中，沿用上述第一實(shí)施例中的實(shí)施方式，參考圖3A，圖3B，圖3A，圖3B為本發(fā)明實(shí)施例中電子設(shè)備的具體結(jié)構(gòu)實(shí)例圖，其中，圖3A中的“①”和圖3B中的“①”連接，圖3A中的“②”和圖3B中的“②”連接。
[0060]該電子設(shè)備還包括第一總線(xiàn)106和第二總線(xiàn)107，其中，第一總線(xiàn)106和第二總線(xiàn)107均為網(wǎng)路總線(xiàn)(NIC Bus)，如圖3A所示，多個(gè)屬于第一類(lèi)型的處理單元連接于第一總線(xiàn)106上，第一總線(xiàn)106與第一端口 1031連接，以使第一處理單元組101通過(guò)第一總線(xiàn)106連接于第一端口 1031上。具體來(lái)講，參考圖3A，第一總線(xiàn)106與第一端口 1031之間還連接有保證傳輸安全的TZC單元，多個(gè)屬于第二類(lèi)型的處理單元連接于第二總線(xiàn)107上，以及第二總線(xiàn)107與第二端口 1032連接，以使第二處理單元102組通過(guò)第二總線(xiàn)107連接于第二端口 1032上。同樣的，如圖3A所示，第二總線(xiàn)107與第二端口 1032之間也連接有保證傳輸安全的TZC單元。
[0061]在具體實(shí)施過(guò)程中，第一類(lèi)型的處理單元為數(shù)據(jù)密集型單元，對(duì)帶寬要求高；對(duì)應(yīng)的第二類(lèi)型的處理單元為計(jì)算密集型單元，對(duì)頻率要求高。由于不同類(lèi)型的處理單元組連接到不同的總線(xiàn)上，在后端物理實(shí)現(xiàn)時(shí)容易布線(xiàn)，方便電子設(shè)備的后端物理實(shí)現(xiàn)。
[0062]具體來(lái)講，在具體實(shí)施過(guò)程中，具體實(shí)際帶寬要求，定義第一總線(xiàn)106與第一端口1031之間連接的帶寬，比如，可以定義為64bits, 128bits等等。同樣的,第二總線(xiàn)107與第二端口 1032之間的連接帶寬也可以定義為64bits，128bits等等。
[0063]進(jìn)一步，在一實(shí)施例方式中為了使第一處理單元組101和第二處理單元組102能夠進(jìn)行數(shù)據(jù)傳輸，繼續(xù)參考圖3A，第一總線(xiàn)106與第二總線(xiàn)107還通過(guò)接口相連，較佳的，在本發(fā)明實(shí)施例中，第一存儲(chǔ)控制單元103至少包括兩個(gè)子單元(未圖示)，其中，第一子單元與第一端口 1031對(duì)應(yīng)，第二子單元與第二端口 1032對(duì)應(yīng)。以實(shí)現(xiàn)第一處理單元組101通過(guò)第一子單元控制與存儲(chǔ)器進(jìn)行數(shù)據(jù)傳輸，第二處理單元組102通過(guò)第二子單元控制與存儲(chǔ)器進(jìn)行數(shù)據(jù)傳輸。
[0064]進(jìn)一步，繼續(xù)參考圖3A，該電子設(shè)備存在獨(dú)立工作模式，在獨(dú)立工作模式下，為了第一處理單元組101和第二處理單元組102可以獨(dú)立工作，實(shí)現(xiàn)相互關(guān)閉。第一處理單元組101中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，第一處理單元組101與通過(guò)第一端口1031與第一子單元處于連接狀態(tài)，同時(shí)，第二處理單元組102和第二總線(xiàn)107處于關(guān)閉狀態(tài)；第二處理單元組102中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，第二處理單元組102通過(guò)第二端口 1032與第二子單元處于連接狀態(tài)，同時(shí)第一處理單元組101和第一總線(xiàn)106處于關(guān)閉狀態(tài)。
[0065]比如，當(dāng)該電子設(shè)備在獨(dú)立工作模式下，第一處理單元組101包括的音頻處理單元(Aud1 Codec)處于獨(dú)立工作狀態(tài)時(shí)，該電子設(shè)備控制第二處理單元組102中的處理單元和第二總線(xiàn)107處于低功耗狀態(tài)，具體可以為控制關(guān)閉或者控制處于降頻狀態(tài)。又比如，主處理器CPU處于獨(dú)立工作狀態(tài)時(shí)，該電子設(shè)備控制第一處理單元組101中的處理單元和第一總線(xiàn)106處于低功耗狀態(tài)，具體可以為控制關(guān)閉或者控制處于降頻狀態(tài)。
[0066]進(jìn)一步，繼續(xù)參考圖3B，在一種實(shí)施方式中，該電子設(shè)備還包括第三總線(xiàn)108和第二外圍單元組109，第三總線(xiàn)108通過(guò)接口與所述第一總線(xiàn)106連接，以及通過(guò)接口與所述第二總線(xiàn)107連接，.其中，第二外圍單元組109包括多個(gè)屬于第五類(lèi)型的處理單元，該多個(gè)屬于第五類(lèi)型的處理單元連接于第三總線(xiàn)上107上。第二外圍單元組109和上述實(shí)施例中的第一外圍單元組104為相同的處理單元組，因此具體的，第二外圍單元組109的包括多個(gè)屬于第五類(lèi)型的處理單元可以與多個(gè)屬于第三類(lèi)型的處理單元為相同的處理單元，在此不再舉例說(shuō)明。
[0067]在具體實(shí)施過(guò)程中，參考圖3B，第二外圍單元組109具體包括第一外設(shè)總線(xiàn)1091，第一外設(shè)總線(xiàn)1091通過(guò)接口與第三總線(xiàn)108連接；還包括至少一個(gè)低速外圍單元，連接于第一外設(shè)總線(xiàn)1092上，具體的，第一外設(shè)總線(xiàn)1091為APB總線(xiàn)(APB Config Bus),至少一個(gè)低速外圍單元包括低速接口( low speed peripheral),系統(tǒng)組件(system components,比如時(shí)鐘，芯片ID等等)等等。進(jìn)一步，第二外圍單元組109還包括第二外設(shè)總線(xiàn)1092，第二外設(shè)總線(xiàn)1092通過(guò)接口與第三總線(xiàn)108連接；第二外圍單元組109還包括至少一個(gè)高速外圍單元，連接于第二外設(shè)總線(xiàn)1092上，具體的，第二外設(shè)總線(xiàn)1092為AHB總線(xiàn)(AHBConfig Bus),至少一個(gè)高速外圍單元包括:DMA (direct memory access,直接存儲(chǔ)器存取)或加解密單元(crypto),高速接口(High Speed peripheral)等等。進(jìn)一步,第二外圍單元組109還包括Video Codec (視頻編解碼器)，SRAM(靜態(tài)隨機(jī)存儲(chǔ)器)等等，設(shè)置在片上，直接與第三總線(xiàn)108連接。
[0068]在另一種實(shí)施方式中，繼續(xù)參考圖3A，該電子設(shè)備還包括:第四總線(xiàn)110，第四總線(xiàn)110通過(guò)接口與第一總線(xiàn)106相連；該電子設(shè)備還包括第四處理單元組111，其中，第四處理單元組111包括多個(gè)屬于第六類(lèi)型的處理單元，該多個(gè)屬于第六類(lèi)型的處理單元連接于第四總線(xiàn)I1上，在具體實(shí)施過(guò)程中，第四總線(xiàn)110為與第一總線(xiàn)106和第二總線(xiàn)107相同類(lèi)型的網(wǎng)絡(luò)總線(xiàn)(NIC Bus)。具體的，第四處理單元組111與第三處理單元組105為相同的處理單元組。因此多個(gè)屬于第六類(lèi)型的處理單元與上述實(shí)施例中的多個(gè)屬于第四類(lèi)型的處理單元為相同的處理單元，請(qǐng)參考上述實(shí)施例中的第三處理單元組105。
[0069]在具體實(shí)施過(guò)程中，參考圖3A和圖3B，該電子設(shè)備也可以同時(shí)包括第二外圍單元組109和第四處理單元組111，具體的，第二外圍單元組109中的多個(gè)屬于第五類(lèi)型的處理單元連接于第三總線(xiàn)108上，第四處理單元組111連接于第四總線(xiàn)上110。
[0070]在具體實(shí)施過(guò)程中，使用上述實(shí)施例中的任一實(shí)施方式情況下，參考圖3A，第一處理單元組101包括的多個(gè)屬于第一類(lèi)型的處理單元都具體包括:一主處理器CPU和一 GPU(Graphic Processing Unit,圖形處理器)。具體來(lái)講，主處理器的型號(hào)Quad cortex_A57或Quad cortex-A53等等,GUP具體可以為3D或普通圖形處理器,進(jìn)一步,在GPU與第二總線(xiàn)107之間還連接有一 SMMU (虛擬化模塊)，還可以根據(jù)帶寬要求，可以定義CPU和第二總線(xiàn)107，以及GPU與第二總線(xiàn)107之間的連接帶寬，比如可以定義為128bits。
[0071]在具體實(shí)施過(guò)程中，第二處理單元組102包括的多個(gè)屬于第一類(lèi)型的處理單元都至少包括:一個(gè) ISP (Image Signal Processor,圖像信號(hào)處理器)，一個(gè) JPEG Codec (JPEG圖像編解碼器)，一個(gè)Video Codec (視頻編解碼器)，以及一個(gè)顯示處理單元，其中，該顯示處理單元可以為用于2D或旋轉(zhuǎn)(Ratator)顯示處理的顯示處理單元，具體連接可以參考參考圖3A，在具體應(yīng)用過(guò)程中，除了 CPU以外的第一處理單元組101和第二處理單元組102中的處理單元，都可以使用cache —致性協(xié)議通過(guò)總線(xiàn)監(jiān)聽(tīng)CPU中的內(nèi)容。
[0072]上述本申請(qǐng)實(shí)施例中的技術(shù)方案，至少具有如下的技術(shù)效果或優(yōu)點(diǎn):
[0073]1、在本發(fā)明實(shí)施例中的電子設(shè)備第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元；第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元；第一存儲(chǔ)控制單元，包括第一端口和第二端口；其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。不同類(lèi)型的第一處理單元組和第二處理單元組通過(guò)不同的端口分別與第一存儲(chǔ)控制單元連接，多個(gè)屬于第一類(lèi)型的處理單元和多個(gè)屬于第二類(lèi)型的處理單元均直接與第一存儲(chǔ)控制單元相連，從而兩種類(lèi)型的處理單元組路由到第一存儲(chǔ)控制單元的時(shí)間縮短，有效解決了現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)性能較低的技術(shù)問(wèn)題，實(shí)現(xiàn)了加快電子設(shè)備的處理速度，達(dá)到了提高電子設(shè)備的性能的技術(shù)效果。
[0074]2、在本發(fā)明實(shí)施例中的電子設(shè)備進(jìn)一步還包括第一總線(xiàn)，所述多個(gè)屬于第一類(lèi)型的處理單元連接于所述第一總線(xiàn)上，以及所述第一總線(xiàn)與所述第一端口連接，以使所述第一處理單元組通過(guò)所述第一總線(xiàn)連接于所述第一端口上；第二總線(xiàn)，所述多個(gè)屬于第二類(lèi)型的處理單元連接于所述第二總線(xiàn)上，以及所述第二總線(xiàn)與所述第二端口連接，以使所述第二處理單元組通過(guò)所述第二總線(xiàn)連接于所述第二端口上。由于不同類(lèi)型的處理單元組連接到不同的總線(xiàn)上，在后端物理實(shí)現(xiàn)時(shí)容易布線(xiàn)，因此有效解決了現(xiàn)有技術(shù)SOC應(yīng)用處理器架構(gòu)后端物理實(shí)現(xiàn)難度大的技術(shù)問(wèn)題，進(jìn)而方便電子設(shè)備的后端物理實(shí)現(xiàn)。
[0075]而且，不同類(lèi)型的處理單元組通過(guò)連接到不同的總線(xiàn)后，通過(guò)所述不同的總線(xiàn)連接可以連接到第一存儲(chǔ)控制單元的不同端口，因此對(duì)于自主專(zhuān)用的主處理單元或者其它主處理單元，可以根據(jù)其種類(lèi)加入連接到相應(yīng)的總線(xiàn)上以此擴(kuò)展電子設(shè)備的功能，但是對(duì)電子設(shè)備其他設(shè)計(jì)部分的結(jié)構(gòu)功能沒(méi)有太大影響，因此，有效解決了現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)可擴(kuò)展性較差的技術(shù)問(wèn)題，進(jìn)而本發(fā)明實(shí)施例中的電子設(shè)備擴(kuò)展性更強(qiáng)，擴(kuò)展更方便。
[0076]3、本發(fā)明實(shí)施例中的電子設(shè)備的第一存儲(chǔ)控制單元進(jìn)一步至少包括兩個(gè)子單元，其中第一子單元與第一端口對(duì)應(yīng)，第二子單元與第二端口對(duì)應(yīng)，所述第一處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第一處理單元組與通過(guò)所述第一端口與所述第一子單元處于連接狀態(tài)，同時(shí)，所述第二處理單元組和所述第二總線(xiàn)處于關(guān)閉狀態(tài)；所述第二處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第二處理單元組通過(guò)所述第二端口與所述第二子單元處于所述連接狀態(tài)，同時(shí)所述第一處理單元組和所述第一總線(xiàn)處于所述關(guān)閉狀態(tài)。因此，第二處理單元組處于獨(dú)立工作狀態(tài)下時(shí)，第一處理單元組和第一總線(xiàn)可以關(guān)閉，或者第一處理單元組處于獨(dú)立工作狀態(tài)下時(shí)，第二處理單元組和第二總線(xiàn)可以關(guān)閉，從而避免了空閑處理單元以及空閑總線(xiàn)連接單元的功耗，能夠有效解決現(xiàn)有技術(shù)中SOC應(yīng)用處理器架構(gòu)功耗較大的技術(shù)問(wèn)題，實(shí)現(xiàn)了節(jié)省了功耗的技術(shù)效果。
[0077]盡管已描述了本發(fā)明的優(yōu)選實(shí)施例，但本領(lǐng)域內(nèi)的技術(shù)人員一旦得知了基本創(chuàng)造性概念，則可對(duì)這些實(shí)施例作出另外的變更和修改。所以，所附權(quán)利要求意欲解釋為包括優(yōu)選實(shí)施例以及落入本發(fā)明范圍的所有變更和修改。
[0078]顯然，本領(lǐng)域的技術(shù)人員可以對(duì)本發(fā)明進(jìn)行各種改動(dòng)和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權(quán)利要求及其等同技術(shù)的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動(dòng)和變型在內(nèi)。
【權(quán)利要求】
1.一種電子設(shè)備，包括多個(gè)不同類(lèi)型的處理單元，其特征在于，所述電子設(shè)備至少包括: 第一處理單元組，其包括多個(gè)屬于第一類(lèi)型的處理單元； 第二處理單元組，其包括多個(gè)屬于第二類(lèi)型的處理單元； 第一存儲(chǔ)控制單元，包括第一端口和第二端口 ； 其中，所述第一處理單元組通過(guò)所述第一端口與所述第一存儲(chǔ)控制單元連接，所述第二處理單元組通過(guò)所述第二端口與所述第一存儲(chǔ)控制單元連接。
2.根據(jù)權(quán)利要求1所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括: 第一總線(xiàn)，所述多個(gè)屬于第一類(lèi)型的處理單元連接于所述第一總線(xiàn)上，以及所述第一總線(xiàn)與所述第一端口連接，以使所述第一處理單元組通過(guò)所述第一總線(xiàn)連接于所述第一端口上； 第二總線(xiàn)，所述多個(gè)屬于第二類(lèi)型的處理單元連接于所述第二總線(xiàn)上，以及所述第二總線(xiàn)與所述第二端口連接，以使所述第二處理單元組通過(guò)所述第二總線(xiàn)連接于所述第二端口上。
3.根據(jù)權(quán)利要求2所述的電子設(shè)備，其特征在于，所述第一總線(xiàn)與第二總線(xiàn)通過(guò)接口相連。
4.根據(jù)權(quán)利要求2所述的電子設(shè)備，其特征在于，所述第一存儲(chǔ)控制單元至少包括兩個(gè)子單元，其中第一子單元與第一端口對(duì)應(yīng)，第二子單元與第二端口對(duì)應(yīng)。
5.如權(quán)利要求4所述的電子設(shè)備，其特征在于，所述第一處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第一處理單元組與通過(guò)所述第一端口與所述第一子單元處于連接狀態(tài)，同時(shí)所述第二處理單元組和所述第二總線(xiàn)處于關(guān)閉狀態(tài)；所述第二處理單元組中的至少一個(gè)處理單元處于獨(dú)立工作狀態(tài)時(shí)，所述第二處理單元組通過(guò)所述第二端口與所述第二子單元處于所述連接狀態(tài)，同時(shí)所述第一處理單元組和所述第一總線(xiàn)處于所述關(guān)閉狀態(tài)。
6.根據(jù)權(quán)利要求1所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括: 第一外圍單元組，其包括多個(gè)屬于第三類(lèi)型的處理單元，所述第一外圍單元組與所述第一處理單元組連接，所述第一外圍單元組還與所述第二處理單元組連接。
7.根據(jù)權(quán)利要求1所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括: 第三處理單元組，其包括多個(gè)屬于第四類(lèi)型的處理單元，所述第三處理單元組與所述第一處理單元組連接。
8.根據(jù)權(quán)利要求3所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括: 第三總線(xiàn)，通過(guò)接口與所述第一總線(xiàn)連接，以及通過(guò)接口與所述第二總線(xiàn)連接； 第二外圍單元組，其包括多個(gè)屬于第五類(lèi)型的處理單元，所述多個(gè)屬于第五類(lèi)型的處理單元連接于所述第三總線(xiàn)上。
9.根據(jù)權(quán)利要求8所述的電子設(shè)備，其特征在于，所述第二外圍單元組具體包括: 第一外設(shè)總線(xiàn)，通過(guò)接口與所述第三總線(xiàn)連接； 至少一個(gè)低速外圍單元，連接于所述第一外設(shè)總線(xiàn)上； 第二外設(shè)總線(xiàn)，通過(guò)接口與所述第三總線(xiàn)連接； 至少一個(gè)高速外圍單元，連接于所述第二外設(shè)總線(xiàn)上。
10.根據(jù)權(quán)利要求3所述的電子設(shè)備，其特征在于，所述電子設(shè)備還包括: 第四總線(xiàn)，通過(guò)接口與所述第一總線(xiàn)相連； 第四處理單元組，包括多個(gè)屬于第六類(lèi)型的處理單元，所述多個(gè)屬于第六類(lèi)型的處理單元連接于所述第四總線(xiàn)上。
11.根據(jù)權(quán)利要求1-10中任一權(quán)項(xiàng)所述的電子設(shè)備，其特征在于，所述多個(gè)屬于第一類(lèi)型的處理單元至少包括:一主處理器CPU和一圖形處理器GPU。
12.根據(jù)權(quán)利要求1-10中任一權(quán)項(xiàng)所述的電子設(shè)備，其特征在于，所述多個(gè)屬于第二類(lèi)型的處理單元至少包括:一圖像信號(hào)處理器ISP，一 JPEG圖像編解碼器，一視頻編解碼器，以及一顯示處理單元。
13.根據(jù)權(quán)利要求10所述的電子設(shè)備，其特征在于，所述第四處理單元組至少包括: 一音頻編解碼器，一存儲(chǔ)控制器，一功耗管理單元，一微處理器，以及至少一個(gè)高速接□。
【文檔編號(hào)】G06F15/76GK104516857SQ201310460776
【公開(kāi)日】2015年4月15日 申請(qǐng)日期:2013年9月30日 優(yōu)先權(quán)日:2013年9月30日
【發(fā)明者】劉華平, 謝巍 申請(qǐng)人:聯(lián)想(北京)有限公司