帶掩碼位查找電路、旁路轉(zhuǎn)換緩沖器、存儲器及微處理器的制造方法
【專利摘要】本發(fā)明提供一種帶掩碼位查找電路、旁路轉(zhuǎn)換緩沖器、存儲器及微處理器，其中帶掩碼位查找電路包括第一位存儲單元、第二位存儲單元、位查找單元和掩碼位數(shù)據(jù)輸入單元；掩碼位數(shù)據(jù)輸入單元用于接收待存儲數(shù)據(jù)和掩碼位，當掩碼位無效時，輸出四組數(shù)據(jù)；當掩碼位有效時，輸出查找無效碼以控制位查找單元不執(zhí)行查找操作；第一位存儲單元用于存儲第一存儲數(shù)據(jù)，第二位存儲單元用于存儲第二存儲數(shù)據(jù)；第一位存儲單元將第一存儲數(shù)據(jù)傳送給位查找單元用于比較，第二位存儲單元將第二存儲數(shù)據(jù)傳送給位查找單元用于比較。本發(fā)明提供的帶掩碼位查找電路及旁路轉(zhuǎn)換緩沖器，能夠提高微處理器進行數(shù)據(jù)查找的速度。
【專利說明】帶掩碼位查找電路、旁路轉(zhuǎn)換緩沖器、存儲器及微處理器

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及電路技術(shù)，尤其涉及一種帶掩碼位查找電路、旁路轉(zhuǎn)換緩沖器、存儲器及微處理器。

【背景技術(shù)】
[0002]自1971年研發(fā)出第一塊微處理器至今，微處理器技術(shù)得到了迅猛發(fā)展，在工業(yè)生產(chǎn)、航天航空及電子產(chǎn)品等領(lǐng)域有著廣泛的應(yīng)用。微處理器通常包括控制器、運算器和存儲器，其中控制器用于控制微處理器中各器件的工作，起協(xié)調(diào)的作用，運算器用于進行各種邏輯運算。微處理器在運行過程中的程序、原始數(shù)據(jù)、臨時數(shù)據(jù)及運行結(jié)果都寫入存儲器中用于存儲，且控制器會頻繁地從存儲器中讀取程序用于執(zhí)行，或讀取數(shù)據(jù)以控制運算器進行運算，然后將更新的數(shù)據(jù)再寫入存儲器。微處理器訪問存儲器的速度很大程度上影響了微處理器的運行速度。存儲器中的旁路轉(zhuǎn)換緩沖器(Translat1n lookaside buffer, TLB)是存儲器的主要組成部分，用于存儲虛擬地址到物理地址的轉(zhuǎn)換表，實現(xiàn)快速尋址?？蓪ぶ反鎯ζ?Content Addressable Memory, CAM)作為TLB中關(guān)鍵器件,用于實現(xiàn)數(shù)據(jù)查找功能。
[0003]CAM通常包括多組位查找電路，每組位查找電路包括一個位存儲單元和一個位查找單元，其中，位存儲單元用于存儲一位二進制數(shù)O或1，位查找單元將控制器發(fā)來的待查找二進制數(shù)與位存儲單元中存儲的數(shù)據(jù)進行比較，若一致，則視為與存儲的數(shù)據(jù)查找匹配，若不一致，則視為查找不匹配，將查找結(jié)果傳遞給下一級電路。微處理器對存儲器的每一次訪問都要執(zhí)行很多次位查找，因此，改善CAM電路結(jié)構(gòu)，提高位查找的速度，對提高微處理器訪問存儲器的速度有著積極的推動作用。對于帶掩碼位的CAM，通常在位查找單元中設(shè)置一個特定的場效應(yīng)管，其控制端接收掩碼位信號，在掩碼位有效時，該場效應(yīng)管截止，以使位查找電路的輸出端保持為高電平，不執(zhí)行查找操作，視為查找匹配；在掩碼位無效時，該場效應(yīng)管導(dǎo)通，為位查找單元的輸出端提供放電通路，使得位查找單元能夠?qū)⑽淮鎯卧写鎯Φ臄?shù)據(jù)與待查找數(shù)據(jù)進行比較，判斷是否查找匹配。但該場效應(yīng)管自身具有的導(dǎo)通電阻會增加輸出端放電的時間，降低了位查找的速度，進而降低了微處理器進行數(shù)據(jù)查找的速度。


【發(fā)明內(nèi)容】

[0004]本發(fā)明提供一種帶掩碼位查找電路、旁路轉(zhuǎn)換緩沖器、存儲器及微處理器，用于提高微處理器進行數(shù)據(jù)查找的速度。
[0005]本發(fā)明實施例提供一種帶掩碼位查找電路，包括第一位存儲單元、第二位存儲單元、位查找單元和掩碼位數(shù)據(jù)輸入單元；
[0006]所述掩碼位數(shù)據(jù)輸入單元用于輸入待存儲數(shù)據(jù)和掩碼位，當所述掩碼位無效時，所述掩碼位數(shù)據(jù)輸入單元輸出第一數(shù)據(jù)、第二數(shù)據(jù)、第三數(shù)據(jù)和第四數(shù)據(jù)，其中，第一數(shù)據(jù)與第二數(shù)據(jù)數(shù)值相反，第三數(shù)據(jù)與第四數(shù)據(jù)數(shù)值相反，第一數(shù)據(jù)與第三數(shù)據(jù)數(shù)值相反；當所述掩碼位有效時，所述掩碼位數(shù)據(jù)輸入單元輸出查找無效碼，所述查找無效碼用于控制所述位查找單元不執(zhí)行查找操作；
[0007]所述第一位存儲單元的輸入端與所述掩碼位數(shù)據(jù)輸入單元相連，用于輸入所述第一數(shù)據(jù)和第二數(shù)據(jù)，并存儲為第一存儲數(shù)據(jù)，所述第二位存儲單元的輸入端與所述掩碼位數(shù)據(jù)輸入單元相連，用于輸入所述第三數(shù)據(jù)和第四數(shù)據(jù)，并存儲為第二存儲數(shù)據(jù)；
[0008]所述第一位存儲單元的輸出端與所述位查找單元的一個控制端相連，以將所述第一存儲數(shù)據(jù)傳送給所述位查找單元用于比較，所述第二位存儲單元的輸出端與所述位查找單元的另一個控制端相連，以將所述第二存儲數(shù)據(jù)傳送給所述位查找單元用于比較。
[0009]本發(fā)明實施例提供一種旁路轉(zhuǎn)換緩沖器，包括可尋址存儲器陣列、靜態(tài)存儲陣列及寫信號生成電路，所述可尋址存儲器陣列包括多個上述帶掩碼位查找電路。
[0010]本發(fā)明實施例提供一種存儲器，包括旁路轉(zhuǎn)換緩沖器、高速緩沖存儲器、存儲器地址生成器和多個存儲元，其中，所述旁路轉(zhuǎn)換緩沖器接收所述存儲器地址生成器發(fā)送的虛擬地址的高位，并將所述虛擬地址轉(zhuǎn)化為物理地址，所述旁路轉(zhuǎn)換緩沖器采用如上所述的旁路轉(zhuǎn)換緩沖器。
[0011]本發(fā)明實施例提供一種微處理器，包括控制器、運算器和存儲器，所述存儲器采用上述存儲器。
[0012]本發(fā)明實施例提供的帶掩碼位查找電路，通過設(shè)置掩碼位數(shù)據(jù)輸入單元，為第一位存儲單元提供第一數(shù)據(jù)和第二數(shù)據(jù)，以及為第二位存儲單元提供第三數(shù)據(jù)和第四數(shù)據(jù)，在掩碼位無效時將第一數(shù)據(jù)和第二數(shù)據(jù)置為數(shù)值取反，第三數(shù)據(jù)和第四數(shù)據(jù)置為數(shù)值取反，以及將第一數(shù)據(jù)和第三數(shù)據(jù)置為數(shù)值取反，且在掩碼位有效時直接置為查找無效碼，該查找無效碼用于控制位查找單元不執(zhí)行查找操作，直接視為待存儲數(shù)據(jù)與待查找數(shù)據(jù)匹配。并且位查找單元可以根據(jù)各位存儲單元中存儲的二進制數(shù)直接輸出查找結(jié)果，減少了位查找單元中MOS管的數(shù)量，縮短放電通路，提高了二進制數(shù)查找的速度，進而提高了微處理器進行數(shù)據(jù)查找的速度。

【專利附圖】

【附圖說明】
[0013]圖1為本發(fā)明實施例提供的帶掩碼位查找電路的結(jié)構(gòu)示意圖；
[0014]圖2為本發(fā)明實施例提供的帶掩碼位查找電路中的掩碼位數(shù)據(jù)輸入單元的結(jié)構(gòu)示意圖；
[0015]圖3為本發(fā)明實施例提供的帶掩碼位查找電路的工作時序示意圖；
[0016]圖4為本發(fā)明實施例提供的帶掩碼位查找電路的另一結(jié)構(gòu)示意圖；
[0017]圖5為本發(fā)明實施例提供的帶掩碼位查找電路工作時序的另一示意圖。

【具體實施方式】
[0018]圖1為本發(fā)明實施例提供的帶掩碼位查找電路的結(jié)構(gòu)示意圖，圖2為本發(fā)明實施例提供的帶掩碼位查找電路中的掩碼位數(shù)據(jù)輸入單元的結(jié)構(gòu)示意圖。如圖1和圖2所示，帶掩碼位查找電路是CAM中的基本組成部分，CAM可包括多個帶掩碼位查找電路，用于同時查找多個二進制數(shù)。
[0019]每個帶掩碼位查找電路包括位存儲單元和位查找單元2，其中，位存儲單元的輸出端與位查找單元2的控制端相連，以將位存儲單元中的存儲數(shù)據(jù)傳送給位查找單元2用于比較。位存儲單元中的數(shù)據(jù)輸入端接收控制器發(fā)送的二進制數(shù)并實現(xiàn)存儲，位查找單元2中的數(shù)據(jù)輸入端接收控制器發(fā)送的待查找二進制數(shù)，并將該待查找二進制數(shù)與位存儲單元中存儲的二進制數(shù)進行比較，若一致，則視為查找匹配，若不一致，則視為查找不匹配，輸出對應(yīng)的查找結(jié)果。在每個帶掩碼位查找電路中，位存儲單元的數(shù)量為兩個，具體為第一位存儲單元11和第二位存儲單元12。帶掩碼位查找電路還包括掩碼位數(shù)據(jù)輸入單元，該掩碼位數(shù)據(jù)輸入單元包括數(shù)據(jù)輸入端301和掩碼位輸入端302，分別用于輸入待存儲數(shù)據(jù)和掩碼位。當掩碼位無效時，該掩碼位數(shù)據(jù)輸入單元輸出第一數(shù)據(jù)、第二數(shù)據(jù)、第三數(shù)據(jù)和第四數(shù)據(jù)，并傳送至第一位存儲單元11和第二位存儲單元12存儲，以與待查找數(shù)據(jù)進行比較，其中，第一數(shù)據(jù)與第二數(shù)據(jù)數(shù)值取反，第三數(shù)據(jù)與第四數(shù)據(jù)數(shù)值取反，第一數(shù)據(jù)和第三數(shù)據(jù)數(shù)值取反。當掩碼位有效時，該掩碼位數(shù)據(jù)輸入單元輸出查找無效碼，該查找無效碼用于控制位查找單元2不執(zhí)行查找操作，直接視為待存儲數(shù)據(jù)與待查找數(shù)據(jù)匹配。第一位存儲單元11的輸入端與掩碼位數(shù)據(jù)輸入單元相連，用于輸入第一數(shù)據(jù)和第二數(shù)據(jù)，并存儲為第一存儲數(shù)據(jù)，第二位存儲單元12的輸入端與掩碼位數(shù)據(jù)輸入單元相連，用于輸入第三數(shù)據(jù)和第四數(shù)據(jù)，并存儲為第二存儲數(shù)據(jù)。第一位存儲單元11的輸出端與位查找單元2的一個控制端連接，以將第一存儲數(shù)據(jù)傳送給位查找單元2用于比較，第二位存儲單元12的輸出端與位查找單元2的另一個控制端連接，以將第二存儲數(shù)據(jù)傳送給位查找單元2用于比較。上述輸入的待存儲數(shù)據(jù)為控制器待輸入給第一位存儲單元11或第二位存儲單元12的待存儲數(shù)據(jù)。掩碼位則是控制器輸入的，用于控制在掩碼位無效時進行查找，掩碼位有效時直接將待存儲數(shù)據(jù)與待查找數(shù)據(jù)置為查找匹配，以控制查找數(shù)據(jù)位數(shù)的指令信號。
[0020]本發(fā)明實施例提供的掩碼位數(shù)據(jù)輸入單元的功能在于可以根據(jù)掩碼位的狀態(tài)和輸入的待存儲數(shù)據(jù)產(chǎn)生四組數(shù)據(jù)。在掩碼位有效時，無論待存儲數(shù)據(jù)的數(shù)值為多少，均由掩碼位數(shù)據(jù)輸入單元將輸出的四組數(shù)據(jù)直接置為查找無效碼，該查找無效碼用于控制位查找單元2不執(zhí)行查找操作，直接視為待存儲數(shù)據(jù)與待查找數(shù)據(jù)匹配。在掩碼位無效時，則掩碼位數(shù)據(jù)輸入單元輸出的第一數(shù)據(jù)和第三數(shù)據(jù)互為反相，其具體數(shù)值隨輸入的待存儲數(shù)據(jù)數(shù)值的變化而變化。對于掩碼位數(shù)據(jù)輸入單元，本領(lǐng)域技術(shù)人員可自行設(shè)計多種電路結(jié)構(gòu)，以實現(xiàn)根據(jù)掩碼位的無效狀態(tài)來控制位查找電路2執(zhí)行位查找操作，或根據(jù)掩碼位的有效狀態(tài)來控制位查找單元2不執(zhí)行查找操作。本實施例提供一種可實現(xiàn)的方案，如圖2所示，該掩碼位數(shù)據(jù)輸入單元可以包括第一或非門31、第二或非門32、第一非門33、第二非門34和第三非門35。其中，第一或非門31的第一輸入端用于輸入掩碼位,第二輸入端用于輸入待存儲數(shù)據(jù)，第一或非門31的輸出端與第一非門33的輸入端連接，第一或非門31的輸出端用于輸出上述第三數(shù)據(jù)，第一非門33的輸出端用于輸出第四數(shù)據(jù)。第二或非門32的第一輸入端用于輸入掩碼位，第二輸入端與第三非門35的輸出端連接,第三非門35的輸入端用于輸入待存儲數(shù)據(jù)，第二或非門32的輸出端與第二非門34的輸入端連接，第二或非門32的輸出端用于輸出上述第一數(shù)據(jù)，第二非門34的輸出端用于輸出第二數(shù)據(jù)。
[0021]掩碼位數(shù)據(jù)輸入單元的工作過程為:當掩碼位為高電平有效時，第一或非門31和第二或非門32的輸出均為低電平,第一非門33和第二非門34的輸出均為高電平，即第一數(shù)據(jù)和第三數(shù)據(jù)為0，第二數(shù)據(jù)和第四數(shù)據(jù)為1，即查找無效碼為0，以使位查找單元2不執(zhí)行查找操作，直接視為待存儲數(shù)據(jù)與待查找數(shù)據(jù)匹配。當掩碼位為低電平無效時，第一或非門31和第二或非門32的輸出取決于控制器發(fā)送的待存儲數(shù)據(jù)，例如，當待存儲數(shù)據(jù)為I時，第一或非門31輸出的第三數(shù)據(jù)為O，第一非門33輸出的第四數(shù)據(jù)為1，而由于第三非門35的反相作用，使得第二或非門32輸出的第一數(shù)據(jù)為I，第二非門34輸出的第二數(shù)據(jù)為O ;當待存儲數(shù)據(jù)為O時，第一或非門31輸出的第三數(shù)據(jù)為I，第一非門33輸出的第四數(shù)據(jù)為O，第二或非門32輸出的第一數(shù)據(jù)為O，第二非門34輸出的第二數(shù)據(jù)為I。由此可知，當掩碼位為低電平無效時，第一數(shù)據(jù)和第三數(shù)據(jù)數(shù)值互為反相，且第一數(shù)據(jù)和第二數(shù)據(jù)數(shù)值互為反相，第三數(shù)據(jù)和第四數(shù)據(jù)數(shù)值互為反相。
[0022]對于第一位存儲單元11和第二位存儲單元12，本領(lǐng)域技術(shù)人員可采用現(xiàn)有技術(shù)中常用的位存儲單元電路結(jié)構(gòu)，也可以自行設(shè)計具有存儲二進制數(shù)功能的電路結(jié)構(gòu)。所述第二位存儲單元12與所述第一位存儲單元11的結(jié)構(gòu)可以相同，本實施例以第一位存儲單元11為例提供一種具體的實現(xiàn)方案:第一位存儲單元11包括第一場效應(yīng)(Metal OxidSemiconductor, MOS)管、第二場效應(yīng)管和具有存儲二進制數(shù)功能的交叉稱合反相器,本實施例將第一場效應(yīng)管簡單稱為第一 M0S101,將第二場效應(yīng)管簡單稱為第二 M0S102,該第一M0S101和第二M0S102為第一類場效應(yīng)管,該第一類場效應(yīng)管可以為η溝道場效應(yīng)管。本實施例采用源極和漏極對稱、可互換的MOS管，各MOS管的柵極作為控制端，源極和漏極作為數(shù)據(jù)端。第一 M0S101的控制端連接至寫字線，第一 M0S101的第一數(shù)據(jù)端用于接收第一數(shù)據(jù)，將該第一數(shù)據(jù)端稱為第一存儲數(shù)據(jù)輸入端41，第一 M0S101的第二數(shù)據(jù)端連接至交叉耦合反相器的正相輸入端，第二M0S102的控制端連接至寫字線，第二M0S102的第一數(shù)據(jù)端用于接收第二數(shù)據(jù)，將該第一數(shù)據(jù)端稱為第二存儲數(shù)據(jù)輸入端42，第二 M0S102的第二數(shù)據(jù)端連接至交叉耦合反相器的反相輸入端。當控制器通過寫字線發(fā)出的寫使能信號有效時，上述寫字線為高電平，反之，當寫使能信號無效時，寫字線為低電平。當寫字線為高電平時允許第一 M0S101和第二 M0S102接收數(shù)據(jù)。第一存儲數(shù)據(jù)輸入端41為第一位存儲單元11的正相輸入端，第二存儲數(shù)據(jù)輸入端42為第一位存儲單元11的反相輸入端，兩者用于輸入互為反相的數(shù)據(jù)。
[0023]上述交叉耦合反相器的功能為存儲二進制數(shù)，其具體電路結(jié)構(gòu)也可以由技術(shù)人員自行設(shè)計，本實施例提供一種實現(xiàn)方案:交叉耦合反相器包括第三場效應(yīng)管(簡稱:第三M0S103)、第四場效應(yīng)管(簡稱:第四M0S104)、第五場效應(yīng)管(簡稱:第五M0S105)和第六場效應(yīng)管(簡稱:第六M0S106)，其中，第三M0S103和第四M0S104為第一類MOS管，該第一類MOS管可以為η溝道MOS管，第五M0S105和第六M0S106為第二類MOS管，該第二類MOS管可以為P溝道MOS管。第三M0S103、第四M0S104、第六M0S106和第五M0S105的各數(shù)據(jù)端順次連接成環(huán)形。第三M0S103的控制端與第五M0S105的控制端連接，且與第四M0S104中與第六M0S106連接的數(shù)據(jù)端連接，還作為交叉耦合反相器的反相輸入端與第二 M0S102的第二數(shù)據(jù)端連接。第四M0S104的控制端與第六M0S106的控制端連接，且與第三M0S103中與第五M0S105連接的數(shù)據(jù)端連接，并且作為交叉耦合反相器的正相輸入端與第一 M0S101的第二數(shù)據(jù)端連接，另外，還作為第一位存儲單元11輸出端與位查找單元2中對應(yīng)的一個控制端連接。
[0024]第二位存儲單元12的電路結(jié)構(gòu)與第一位存儲單元11相同，與第一位存儲單元11對應(yīng)的，第二位存儲單元12中的第一M0S101的第一數(shù)據(jù)端用于接收第三數(shù)據(jù)，將該數(shù)據(jù)端稱為第三存儲數(shù)據(jù)輸入端43，第二 M0S102的第一數(shù)據(jù)端用于接收第四數(shù)據(jù)，稱為第四存儲數(shù)據(jù)輸入端44，第三存儲數(shù)據(jù)輸入端43為第二位存儲單元12的正相輸入端，第四存儲數(shù)據(jù)輸入端44為第二位存儲單元12的反相輸入端，兩者用于輸入相互反相的數(shù)據(jù)。第二位存儲單元12中的第四M0S104的控制端還作為第二位存儲單元12的輸出端與位查找單元2中對應(yīng)的一個控制端連接。
[0025]位查找單元2可以包括第七場效應(yīng)管(簡稱:第七M0S107)、第八場效應(yīng)管(簡稱:第八M0S108)和第九場效應(yīng)管(簡稱:第九M0S109)，三個MOS管均為第一類MOS管，該第一類MOS管可以為η溝道MOS管。其中，第七M0S107的控制端與第二位存儲單元12的輸出端連接，具體與第二位存儲單元12中的第四M0S104的控制端連接，第七M0S107的第一數(shù)據(jù)端作為位查找單元2的正相輸入端，接收控制器發(fā)出的待查找二進制數(shù)，第七M0S107的第二數(shù)據(jù)端與第八M0S108的第一數(shù)據(jù)端連接。第八M0S108的第二數(shù)據(jù)端作為位查找單元2的反相輸入端，接收與待查找二進制數(shù)反相的二進制數(shù)，可以稱之為反相待查找二進制數(shù)，第八M0S108的控制端與第一位存儲單元11的輸出端連接，具體與第一位存儲單元11中的第四M0S104的控制端連接。另外，第七M0S107的第二數(shù)據(jù)端還與第九M0S109的控制端連接，第九M0S109的第一數(shù)據(jù)端作為位查找單元2的輸出端，用于輸出查找結(jié)果，該輸出端通常在待查找二進制數(shù)到來之前先預(yù)充為高電平，第九M0S109的第二數(shù)據(jù)端接地。
[0026]位存儲單元的工作過程為:以第一位存儲單元11為例，當寫字線為高電平有效時，第一 M0S101和第二 M0S102導(dǎo)通，第一 M0S101接收第一數(shù)據(jù)，第二 M0S102接收第二數(shù)據(jù)。其中，第一數(shù)據(jù)存儲的原理根據(jù)位存儲單元具體電路結(jié)構(gòu)設(shè)定，對于本實施例提供的第一位存儲單元11而言，當掩碼位為低電平無效時，假設(shè)第一數(shù)據(jù)為1，由上述內(nèi)容可知第二數(shù)據(jù)與第一數(shù)據(jù)互為反相，則第二數(shù)據(jù)為0，第四M0S104和第五M0S105導(dǎo)通，由于第五M0S105和第六M0S106數(shù)據(jù)端的連線一直置為高電平，而第三M0S103和第四M0S104數(shù)據(jù)端的連線一直置為低電平，因此第一位存儲單元11能夠保持第四M0S104的控制端，也即第一位存儲單元11的輸出端在本周期內(nèi)一直保持為1，視為將第一數(shù)據(jù)存儲在第一位存儲單元11中。第一位存儲單元11將存儲的第一數(shù)據(jù)輸出給位查找單元2中的第八M0S108的控制端。同樣的，第二位存儲單元12將存儲的第三數(shù)據(jù)輸出給位查找單元2中的第七M0S107的控制端。
[0027]位查找單元2的工作過程為:當控制器發(fā)出的查使能信號有效時，位查找單元2的正相輸入端接收到控制器發(fā)來的待查找二進制數(shù)，反相輸入端接收到控制器發(fā)來的反相待查找二進制數(shù)。在待查找數(shù)據(jù)到來之前，位查找單元2的輸出端預(yù)充為高電平。下面根據(jù)位存儲單元輸出二進制數(shù)的不同進行具體的說明:
[0028]當?shù)谝晃淮鎯卧?1和第二位存儲單元12輸出的二進制數(shù)均為O (即掩碼位有效的狀態(tài))時，第七M0S107和第八M0S108都處于截止狀態(tài)，第九M0S109的控制端為低電平，因此第九M0S109也處于截止狀態(tài)，故位查找單元2的輸出端仍保持高電平，查找結(jié)果為1，直接視為查找匹配。
[0029]當?shù)谝晃淮鎯卧?1輸出1，且第二位存儲單元12輸出O (即待存儲數(shù)據(jù)為I)時，第七M0S107截止，第八M0S108導(dǎo)通。若位查找單元2接收到待查找二進制數(shù)為1，反相待查找二進制數(shù)為0，則第九M0S109的控制端也為0，第九M0S109截止，位查找單元2的輸出端保持為高電平，表示待查找數(shù)據(jù)與存儲數(shù)據(jù)一致，視為查找匹配。若位查找單元2接收到待查找二進制數(shù)為0，反相待查找二進制數(shù)為1，則第九M0S109的控制端也為1，第九M0S109導(dǎo)通，位查找單元2的輸出端通過第九M0S109的導(dǎo)通電阻進行放電后，轉(zhuǎn)變?yōu)榈碗娖?，查找結(jié)果為O，表示待查找數(shù)據(jù)與存儲數(shù)據(jù)不一致，視為查找不匹配。
[0030]當?shù)谝晃淮鎯卧?1輸出0，且第二位存儲單元12輸出I (即待存儲數(shù)據(jù)為O)時，第七M0S107導(dǎo)通，第八M0S108截止。若位查找單元2接收到待查找二進制數(shù)為1，反相待查找二進制數(shù)為0，則第九M0S109的控制端也為1，第九M0S109導(dǎo)通，位查找單元2的輸出端通過第九M0S109的導(dǎo)通電阻進行放電后，轉(zhuǎn)變?yōu)榈碗娖?，表示待查找?shù)據(jù)與存儲數(shù)據(jù)不一致，視為查找不匹配。若位查找單元2接收到待查找二進制數(shù)為0，反相待查找二進制數(shù)為1，則第九M0S109的控制端也為0，第九M0S109截止，位查找單元2的輸出端保持為高電平，查找結(jié)果為1，表示待查找數(shù)據(jù)與存儲數(shù)據(jù)一致，視為查找匹配。
[0031]圖3為本發(fā)明實施例提供的帶掩碼位查找電路的工作時序示意圖。結(jié)合圖3以及上述各單元的工作過程，下面對帶掩碼位查找電路在掩碼位無效時的工作過程進行說明:
[0032]在第一周期，設(shè)定待存儲數(shù)據(jù)為1，則在tl時刻，寫字線為高電平，第一位存儲單元11接收到的第一數(shù)據(jù)為1，第二數(shù)據(jù)為O (未在附圖中標明)，第二位存儲單元12接收到的第三數(shù)據(jù)為0，第四數(shù)據(jù)為I (未在附圖中標明)，將二進制數(shù)I存入第一位存儲單元11，二進制數(shù)O存入第二位存儲單元12。在t2時刻，第一數(shù)據(jù)和第三數(shù)據(jù)為0，第二數(shù)據(jù)和第四數(shù)據(jù)為1，由于寫字線為低電平，各數(shù)據(jù)的變化不影響存儲數(shù)據(jù)，因此第一位存儲單元11中存儲的二進制數(shù)保持不變，仍為I。且第一位存儲單元11輸出1，第二位存儲單元12輸出O。在t3時刻，查使能信號有效時，假設(shè)待查找二進制數(shù)為0，則位查找單元2接收到的待查找二進制數(shù)為0，反相待查找二進制數(shù)為1，則位查找單元2的輸出端輸出0，作為查找結(jié)果，表示待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配。
[0033]在第二周期，設(shè)定待存儲數(shù)據(jù)為0，則在t4時刻，寫字線為高電平，第一位存儲單元11接收到的第一數(shù)據(jù)為0，第二數(shù)據(jù)為1，第二位存儲單元12接收到的第三數(shù)據(jù)為1，第四數(shù)據(jù)為0，將二進制數(shù)O存入第一位存儲單元11，二進制數(shù)I存入第二位存儲單元12。在t5時刻，第一數(shù)據(jù)和第三數(shù)據(jù)為0，第二數(shù)據(jù)和第四數(shù)據(jù)為1，由于寫字線為低電平，各數(shù)據(jù)的變化不影響存儲數(shù)據(jù)，因此第一位存儲單元11中存儲的二進制數(shù)保持不變，仍為O。且第一位存儲單元11輸出0，第二位存儲單元12輸出I。在t6時刻，查使能信號有效時，假設(shè)待查找二進制數(shù)為0，位查找單元2接收到的待查找二進制數(shù)為0，反相待查找二進制數(shù)為1，則位查找單元2的輸出端輸出1，作為查找結(jié)果，表示待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配。
[0034]在第三周期，設(shè)定待存儲數(shù)據(jù)為1，則在t7時刻，寫字線為高電平，第一位存儲單元11接收到的第一數(shù)據(jù)為I，第二數(shù)據(jù)為O,第二位存儲單元12接收到的第三數(shù)據(jù)為O,第四數(shù)據(jù)為I，將二進制數(shù)I存入第一位存儲單元11，二進制數(shù)O存入第二位存儲單元12。在t8時刻，第一數(shù)據(jù)和第三數(shù)據(jù)為0，第二數(shù)據(jù)和第四數(shù)據(jù)為1，由于寫字線為低電平，各數(shù)據(jù)的變化不影響存儲數(shù)據(jù)，因此第一位存儲單元11中存儲的二進制數(shù)保持不變，仍為I。且第一位存儲單元11輸出1，第二位存儲單元12輸出O。在t9時刻，查使能信號有效時，假設(shè)待查找二進制數(shù)為I，位查找單元2接收到的待查找二進制數(shù)為I，反相待查找二進制數(shù)為0，則位查找單元2的輸出端輸出1，作為查找結(jié)果，表示待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配。
[0035]在第四周期，設(shè)定待存儲數(shù)據(jù)為0，則在tlO時刻，寫字線為高電平，第一位存儲單元11接收到的第一數(shù)據(jù)為0，第二數(shù)據(jù)為1，第二位存儲單元12接收到的第三數(shù)據(jù)為1，第四數(shù)據(jù)為O，將二進制數(shù)O存入第一位存儲單元11，二進制數(shù)I存入第二位存儲單元12。在til時刻，第一數(shù)據(jù)和第三數(shù)據(jù)為O，第二數(shù)據(jù)和第四數(shù)據(jù)為1，由于寫字線為低電平，各數(shù)據(jù)的變化不影響存儲數(shù)據(jù)，因此第一位存儲單元11中存儲的二進制數(shù)保持不變，仍為O。且第一位存儲單元11輸出O，第二位存儲單元12輸出I。在tl2時刻，查使能信號有效時，假設(shè)待查找二進制數(shù)為1，位查找單元2接收到的待查找二進制數(shù)為1，反相待查找二進制數(shù)為O，則位查找單元2的輸出端輸出O，作為查找結(jié)果，表示待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配。
[0036]上述實施例通過設(shè)置掩碼位數(shù)據(jù)輸入單元，為第一位存儲單元提供第一數(shù)據(jù)和第二數(shù)據(jù)，以及為第二位存儲單元提供第三數(shù)據(jù)和第四數(shù)據(jù)，在掩碼位無效時將第一數(shù)據(jù)和第二數(shù)據(jù)置為數(shù)值取反，第一數(shù)據(jù)和第三數(shù)據(jù)置為數(shù)值取反，第三數(shù)據(jù)和第四數(shù)據(jù)置為數(shù)值取反，以使位查找單元執(zhí)行查找操作，且在掩碼位有效時直接置為查找無效碼，控制位查找單元不執(zhí)行查找操作，直接視為待存儲數(shù)據(jù)與待查找數(shù)據(jù)匹配。并且位查找單元可以根據(jù)各位存儲單元中存儲的二進制數(shù)直接輸出查找結(jié)果，不再需要現(xiàn)有技術(shù)中受掩碼位信號控制的MOS管，減少了位查找單元中輸出端放電通路上串聯(lián)的MOS管的數(shù)量，降低了導(dǎo)通電阻，縮短了位查找單元輸出端的放電通路，提高了二進制數(shù)查找的速度，進而提高了微處理器進行數(shù)據(jù)查找的速度。
[0037]在上述技術(shù)方案的基礎(chǔ)上，位查找單元2的數(shù)量可以為至少兩個，各位查找單元2中的控制端與對應(yīng)的位存儲單元的輸出端連接，可參照圖4和圖5，圖4為本發(fā)明實施例提供的帶掩碼位查找電路的另一結(jié)構(gòu)示意圖，圖5為本發(fā)明實施例提供的帶掩碼位查找電路的工作時序的另一示意圖。下面以兩個位查找單元2為例進行具體說明:
[0038]位查找單元2包括第一位查找單元21和第二位查找單元22，第一位查找單元21用于接收控制器發(fā)出的第一待查找二進制數(shù)和反相第一待查找二進制數(shù)，其構(gòu)成及連接方式可參照上述實施例提供的位查找單元2的實現(xiàn)方式，此處不再贅述。第二位查找單元22可以包括第十場效應(yīng)管(簡稱:第十MOSl 10)、第^^一場效應(yīng)管(簡稱:第i^一 MOSlll)和第十二場效應(yīng)管(簡稱:第十二 M0S112)，三個MOS管均為第一類MOS管，該第一類MOS管可以為η溝道MOS管。其中，第十M0S110的控制端與第二位存儲單元12的輸出端連接，接收第二位存儲單元12輸出的二進制數(shù)，第十M0S110的第一數(shù)據(jù)端作為第二位查找單元22的正相輸入端，接收控制器發(fā)出的第二待查找二進制數(shù)，第十MOSl 10的第二數(shù)據(jù)端與第十一MOSlll的第一數(shù)據(jù)端連接。第十一 MOSlll的第二數(shù)據(jù)端作為位查找單元22的反相輸入端，接收與第二待查找二進制數(shù)反相的二進制數(shù)，可以稱之為反相第二待查找二進制數(shù)，第十一 MOSlll的控制端與第一位存儲單元11的輸出端連接，接收第一位存儲單元11輸出的二進制數(shù)。另外，第十M0S110中的第二數(shù)據(jù)端還與第十二 M0S112的控制端連接，第十二MOSl 12的第一數(shù)據(jù)端作為位查找單元22的輸出端，用于輸出查找結(jié)果，該輸出端通常在第二待查找二進制數(shù)到來之前先預(yù)充為高電平，第十二 M0S112的第二數(shù)據(jù)端接地。
[0039]在上述技術(shù)方案的基礎(chǔ)上，結(jié)合圖5，當掩碼位無效時，包括第一位查找單元21和第二位查找單元22的帶掩碼位查找電路的工作過程為:
[0040]在第一周期，設(shè)定待存儲數(shù)據(jù)為I。在t3時刻，查使能信號有效時，第一位查找單元21接收到的第一待查找二進制數(shù)為0，反相第一待查找二進制數(shù)為1，第二位查找單元22接收到的第二待查找二進制數(shù)為0，反相第二待查找二進制數(shù)為1，則第一位查找單元21輸出O，作為第一查找結(jié)果，表示第一待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配，且第二位查找單元22也輸出O，作為第二查找結(jié)果，表示第二待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配。
[0041]在第二周期，設(shè)定待存儲數(shù)據(jù)為O。在t6時刻，查使能信號有效時，第一位查找單元21接收到的第一待查找二進制數(shù)為0，反相第一待查找二進制數(shù)為1，第二位查找單元22接收到的第二待查找二進制數(shù)為0，反相第二待查找二進制數(shù)為1，則第一位查找單元21輸出1，作為第一查找結(jié)果，表示第一待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配，且第二位查找單元22也輸出1，作為第二查找結(jié)果，表示第二待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配。
[0042]在第三周期，設(shè)定待存儲數(shù)據(jù)為I。在t9時刻，查使能信號有效時，第一位查找單元21接收到的第一待查找二進制數(shù)為1，反相第一待查找二進制數(shù)為0，第二位查找單元22接收到的第二待查找二進制數(shù)為0，反相第二待查找二進制數(shù)為1，則第一位查找單元21輸出1，作為第一查找結(jié)果，表示第一待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配，第二位查找單元22輸出0，作為第二查找結(jié)果，表示第二待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配。
[0043]在第四周期，設(shè)定待存儲數(shù)據(jù)為O。在tl2時刻，查使能信號有效時，第一位查找單元21接收到的第一待查找二進制數(shù)為1，反相第一待查找二進制數(shù)為0，第二位查找單元22接收到的第二待查找二進制數(shù)為0，反相第二待查找二進制數(shù)為1，則第一位查找單元21輸出0，作為第一查找結(jié)果，表示第一待查找二進制數(shù)與存儲的二進制數(shù)不一致，視為查找不匹配，第二位查找單元22輸出1，作為第二查找結(jié)果，表示第二待查找二進制數(shù)與存儲的二進制數(shù)一致，視為查找匹配。
[0044]由上述內(nèi)容可得出，帶掩碼位查找電路采用兩個位查找單元能夠在一個周期內(nèi)實現(xiàn)兩路并行查找，提高了二進制數(shù)的查找速率，進而提高了微處理器進行數(shù)據(jù)查找的速度。實現(xiàn)了在一個周期內(nèi)，既可以查找又可以通過虛擬地址讀出物理地址，或者查找出兩組物理地址，而且通過縮短放電通路，提高查找速度，進而提高尋址速度。
[0045]上述位存儲單元和位查找單元不限于本實施例提供的具體結(jié)構(gòu)，也可采用現(xiàn)有技術(shù)中常用的電路結(jié)構(gòu)，掩碼位數(shù)據(jù)輸入單元也可以在本實施例的基礎(chǔ)上做適當?shù)母倪M，得到其它的電路結(jié)構(gòu)。
[0046]本發(fā)明實施例還提供一種旁路轉(zhuǎn)換緩沖器，可以包括可尋址存儲器陣列、靜態(tài)存儲陣列及寫信號生成電路，其中的可尋址存儲器陣列包括上述實施例所提供的帶掩碼位查找電路?？蓪ぶ反鎯ζ麝嚵蟹謩e與靜態(tài)存儲陣列及寫信號生成電路相連，用于將查找到地址的命中信號分別發(fā)送給靜態(tài)存儲陣列及寫信號生成電路，以使靜態(tài)存儲陣列讀出物理地址。具體的，可尋址存儲器陣列可包括多個并聯(lián)的基本查找電路，以及多個并聯(lián)的帶掩碼位查找電路，能夠?qū)崿F(xiàn)并行查找二進制數(shù)。該基本查找電路與帶掩碼位查找電路的區(qū)別在于，基本查找電路不受控制器發(fā)出的掩碼位的控制。靜態(tài)存儲陣列及寫信號生成電路可采用現(xiàn)有技術(shù)中常用的器件，或由本領(lǐng)域技術(shù)人員設(shè)計實現(xiàn)，可尋址存儲器陣列與其它器件的具體連接方式可以采用本領(lǐng)域技術(shù)人員常用的技術(shù)方案來實現(xiàn)。采用上述旁路轉(zhuǎn)換緩沖器，能夠提高二進制數(shù)查找的速度，進而提高微處理器訪問存儲器的速度。
[0047]本發(fā)明實施例還提供一種存儲器，包括旁路轉(zhuǎn)換緩沖器、高速緩沖存儲器、存儲器地址生成器和多個存儲元，其中，所述旁路轉(zhuǎn)換緩沖器與存儲器地址生成器相連，用于接收所述存儲器地址生成器發(fā)送的虛擬地址的高位，并將所述虛擬地址轉(zhuǎn)化為物理地址。該旁路轉(zhuǎn)換緩沖器采用本實施例所提供的旁路轉(zhuǎn)換緩沖器。
[0048]存儲器還可以包括標志位比較(Tag Compare,簡稱TAGCMP)模塊和訪存隊列模塊，具體的，旁路轉(zhuǎn)換緩沖器和高速緩沖存儲器與多個存儲元連接，接收存儲的數(shù)據(jù)，存儲器地址生成器還與高速緩沖存儲器相連，主要執(zhí)行地址加法，形成虛擬地址，并將虛擬地址的高位和低位分別送到旁路轉(zhuǎn)換緩沖器和高速緩沖存儲器。旁路轉(zhuǎn)換緩沖器將得到的虛擬地址轉(zhuǎn)化為物理地址，高速緩沖存儲器根據(jù)得到的虛擬地址的低位索引對應(yīng)的數(shù)據(jù)及其物理地址。TAGCMP模塊分別與旁路轉(zhuǎn)換緩沖器、高速緩沖存儲器和訪存隊列模塊排隊相連，將旁路轉(zhuǎn)換緩沖器和高速緩沖存儲器得到的物理地址進行比較，確定高速緩沖存儲器是否命中。若高速緩沖存儲器中缺失物理地址，則要從二級高速緩沖存儲器或內(nèi)存讀取相應(yīng)的數(shù)據(jù)，否則讀寫高速緩沖存儲器的操作將進入訪存隊列模塊排隊，等待執(zhí)行。采用上述實施例提供的存儲器，能夠提高二進制位查找的速度，進而提高微處理器訪問存儲器的速度。
[0049]本發(fā)明實施例還提供一種微處理器，包括控制器、運算器和存儲器，其中存儲器采用上述實施例所提供的存儲器?？刂破鞣謩e與運算器和存儲器相連，用于從存儲器中讀取程序和數(shù)據(jù)，控制運算器進行數(shù)據(jù)運算和分析，然后將處理后的結(jié)果再寫入存儲器中。采用本實施例所提供的微處理器，提高了對二進制位查找的速度，進而提高了存儲器進行訪問的速度，大大提高了微處理器的性能。
[0050]最后應(yīng)說明的是:以上各實施例僅用以說明本發(fā)明的技術(shù)方案，而非對其限制；盡管參照前述各實施例對本發(fā)明進行了詳細的說明，本領(lǐng)域的普通技術(shù)人員應(yīng)當理解:其依然可以對前述各實施例所記載的技術(shù)方案進行修改，或者對其中部分或者全部技術(shù)特征進行等同替換；而這些修改或者替換，并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明各實施例技術(shù)方案的范圍。
【權(quán)利要求】
1.一種帶掩碼位查找電路，其特征在于，包括第一位存儲單元、第二位存儲單元、位查找單元和掩碼位數(shù)據(jù)輸入單元； 所述掩碼位數(shù)據(jù)輸入單元用于輸入待存儲數(shù)據(jù)和掩碼位，當所述掩碼位無效時，所述掩碼位數(shù)據(jù)輸入單元輸出第一數(shù)據(jù)、第二數(shù)據(jù)、第三數(shù)據(jù)和第四數(shù)據(jù)，其中，第一數(shù)據(jù)與第二數(shù)據(jù)數(shù)值相反，第三數(shù)據(jù)與第四數(shù)據(jù)數(shù)值相反，第一數(shù)據(jù)與第三數(shù)據(jù)數(shù)值相反；當所述掩碼位有效時，所述掩碼位數(shù)據(jù)輸入單元輸出查找無效碼，所述查找無效碼用于控制所述位查找單元不執(zhí)行查找操作； 所述第一位存儲單元的輸入端與所述掩碼位數(shù)據(jù)輸入單元相連，用于輸入所述第一數(shù)據(jù)和第二數(shù)據(jù)，并存儲為第一存儲數(shù)據(jù)，所述第二位存儲單元的輸入端與所述掩碼位數(shù)據(jù)輸入單元相連，用于輸入所述第三數(shù)據(jù)和第四數(shù)據(jù)，并存儲為第二存儲數(shù)據(jù)； 所述第一位存儲單元的輸出端與所述位查找單元的一個控制端相連，以將所述第一存儲數(shù)據(jù)傳送給所述位查找單元用于比較，所述第二位存儲單元的輸出端與所述位查找單元的另一個控制端相連，以將所述第二存儲數(shù)據(jù)傳送給所述位查找單元用于比較。
2.根據(jù)權(quán)利要求1所述的帶掩碼位查找電路，其特征在于，所述掩碼位數(shù)據(jù)輸入單元包括第一或非門、第二或非門、第一非門、第二非門和第三非門； 所述第一或非門的第一輸入端用于輸入所述掩碼位，所述第一或非門的第二輸入端用于輸入所述待存儲數(shù)據(jù)，所述第一或非門的輸出端與所述第一非門的輸入端連接，所述第一或非門的輸出端用于輸出所述第三數(shù)據(jù)，所述第一非門的輸出端用于輸出所述第四數(shù)據(jù)； 所述第二或非門的第一輸入端用于輸入所述掩碼位，所述第二或非門的第二輸入端與所述第三非門的輸出端連接，所述第三非門的輸入端用于輸入所述待存儲數(shù)據(jù)，所述第二或非門的輸出端與所述第二非門的輸入端連接，所述第二或非門的輸出端用于輸出所述第一數(shù)據(jù)，所述第二非門的輸出端用于輸出所述第二數(shù)據(jù)。
3.根據(jù)權(quán)利要求2所述的帶掩碼位查找電路，其特征在于，所述第一位存儲單元包括:第一場效應(yīng)管、第二場效應(yīng)管和具有存儲二進制數(shù)功能的交叉耦合反相器，所述第一場效應(yīng)管和第二場效應(yīng)管為第一類場效應(yīng)管； 所述第一場效應(yīng)管的控制端連接至寫字線，所述第一場效應(yīng)管的第一數(shù)據(jù)端用于接收所述第一數(shù)據(jù)，所述第一場效應(yīng)管的第二數(shù)據(jù)端連接至所述交叉耦合反相器的正相輸入端; 所述第二場效應(yīng)管的控制端連接至寫字線，所述第二場效應(yīng)管的第一數(shù)據(jù)端用于接收所述第二數(shù)據(jù)，所述第二場效應(yīng)管的第二數(shù)據(jù)端連接至所述交叉耦合反相器的反相輸入端; 所述第二位存儲單元與所述第一位存儲單元的結(jié)構(gòu)相同；所述第二位存儲單元中的第一場效應(yīng)管的第一數(shù)據(jù)端用于接收所述第三數(shù)據(jù)，所述第二位存儲單元中的第二場效應(yīng)管的第一數(shù)據(jù)端用于接收所述第四數(shù)據(jù)。
4.根據(jù)權(quán)利要求3所述的帶掩碼位查找電路，其特征在于，所述交叉耦合反相器包括第三場效應(yīng)管、第四場效應(yīng)管、第五場效應(yīng)管和第六場效應(yīng)管，所述第三場效應(yīng)管和第四場效應(yīng)管為所述第一類場效應(yīng)管，所述第五場效應(yīng)管和第六場效應(yīng)管為第二類場效應(yīng)管； 所述第三場效應(yīng)管、第四場效應(yīng)管、第六場效應(yīng)管和第五場效應(yīng)管的各數(shù)據(jù)端順次連接成環(huán)形； 所述第三場效應(yīng)管的控制端與所述第五場效應(yīng)管的控制端連接，且與所述第四場效應(yīng)管中與第六場效應(yīng)管連接的數(shù)據(jù)端連接，還作為所述交叉耦合反相器的反相輸入端與所述第二場效應(yīng)管的第二數(shù)據(jù)端連接； 所述第四場效應(yīng)管的控制端與所述第六場效應(yīng)管的控制端連接，且與所述第三場效應(yīng)管中與第五場效應(yīng)管連接的數(shù)據(jù)端連接，并且作為所述交叉耦合反相器的正相輸入端與所述第一場效應(yīng)管的第二數(shù)據(jù)端連接，還作為所述第一位存儲單元或第二位存儲單元的輸出端與所述位查找單元中對應(yīng)的一控制端連接。
5.根據(jù)權(quán)利要求4所述的帶掩碼位查找電路，其特征在于，所述位查找單元包括:第七場效應(yīng)管、第八場效應(yīng)管和第九場效應(yīng)管，所述第七場效應(yīng)管、第八場效應(yīng)管和第九場效應(yīng)管為所述第一類場效應(yīng)管； 所述第七場效應(yīng)管的控制端與所述第二位存儲單元的輸出端連接，所述第七場效應(yīng)管的第一數(shù)據(jù)端用于接收待查找二進制數(shù)，所述第七場效應(yīng)管的第二數(shù)據(jù)端與所述第八場效應(yīng)管的第一數(shù)據(jù)端連接，所述第八場效應(yīng)管的第二數(shù)據(jù)端用于接收與所述待查找二進制數(shù)反相的二進制數(shù)，所述第八場效應(yīng)管的控制端與所述第一位存儲單元的輸出端連接； 所述第七場效應(yīng)管的第二數(shù)據(jù)端還與所述第九場效應(yīng)管的控制端連接，所述第九場效應(yīng)管的第一數(shù)據(jù)端作為所述位查找單元的輸出端，用于輸出查找結(jié)果，所述第九場效應(yīng)管的第二數(shù)據(jù)端接地。
6.根據(jù)權(quán)利要求1-5任一項所述的帶掩碼位查找電路，其特征在于，所述位查找單元的數(shù)量為至少兩個，各所述位查找單元中的控制端與對應(yīng)的位存儲單元的輸出端連接。
7.根據(jù)權(quán)利要求4或5所述的帶掩碼位查找電路，其特征在于，所述第一類場效應(yīng)管為η溝道場效應(yīng)管，所述第二類場效應(yīng)管為P溝道場效應(yīng)管。
8.一種旁路轉(zhuǎn)換緩沖器，包括可尋址存儲器陣列、靜態(tài)存儲陣列及寫信號生成電路，其特征在于，所述可尋址存儲器陣列包括多個權(quán)利要求1-7任一項所述的帶掩碼位查找電路。
9.一種存儲器，包括旁路轉(zhuǎn)換緩沖器、高速緩沖存儲器、存儲器地址生成器和多個存儲元，其中，所述旁路轉(zhuǎn)換緩沖器接收所述存儲器地址生成器發(fā)送的虛擬地址的高位，并將所述虛擬地址轉(zhuǎn)化為物理地址，其特征在于，所述旁路轉(zhuǎn)換緩沖器采用權(quán)利要求8所述的旁路轉(zhuǎn)換緩沖器。
10.一種微處理器，包括控制器、運算器和存儲器，其特征在于，所述存儲器采用權(quán)利要求9所述的存儲器。
【文檔編號】G06F9/30GK104252333SQ201310259758
【公開日】2014年12月31日 申請日期:2013年6月26日 優(yōu)先權(quán)日:2013年6月26日
【發(fā)明者】王麗娜, 范煜川 申請人:龍芯中科技術(shù)有限公司