專利名稱：一種龍芯3號系列cpu與芯片組互聯(lián)的裝置的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及CPU互聯(lián)技術(shù)，特別是涉及一種龍芯3號系列CPU與芯片組互聯(lián)的裝置。
背景技術(shù)：
中國科學院計算所研發(fā)的龍芯3號系列CPU，目前已知包括4核心3A，8核心3B，8核心或者16核心3C的CPU，4核心的龍芯3A CPU于2009年10月面世，8核心的龍芯3BCPU于2010年11月面世，龍芯3C CPU正處于研發(fā)階段，它們是中國人自己完全依靠自己的力量獨立研發(fā)的具有完全自主知識產(chǎn)權(quán)的CPU ;但由于龍芯3號系列CPU面世的時間短，龍芯3號CPU多顆互聯(lián)的應用方案以及各種配套的應用方案均有待設計和創(chuàng)造，目前龍芯3號CPU已知的互聯(lián)方案為兩路和四路互聯(lián)架構(gòu)，圖I為龍芯3號CPU目前已有的兩路互聯(lián) 架構(gòu)方案，圖2為龍芯3號CPU目前已有的四路互聯(lián)架構(gòu)方案。由于每個龍芯3號CPU有2個16位的HT總線，如圖I所示，在兩個龍芯3號CPU互聯(lián)的架構(gòu)中，其中第一龍芯3號CPU的2個16位的HT總線中的一個連接有芯片組，其另一個16位的HT總線連接第二龍芯3號CPU，而對于第二龍芯3號CPU來說，它的一個16位的HT總線與第一龍芯3號CPU連接，而另一個16位的HT總線閑置。由于每個16位的HT總線能夠分成2個8位的HT總線，故在如圖2所示的四路龍芯3號CPU互聯(lián)架構(gòu)中，四個龍芯3號CPU通過8位的HT總線依次串聯(lián)，且首尾相連，但是，其中僅一個龍芯3號CPU的16位HT總線連接有芯片組，而其它三個龍芯3號CPU的16位HT總線閑置。從圖I和圖2可以看出，這兩種方案只重視了龍芯3號CPU的運算性能，而沒有解決龍芯3號CPU的IO性能；而IO性能瓶頸在近幾年來已經(jīng)成為制約計算機性能提高的主要因素，如何在保證龍芯3號CPU運算性能的同時又能提高龍芯3號CPU的IO性能是大家面臨的一個難題。

實用新型內(nèi)容為解決在保證龍芯3號CPU運算性能的同時又能提高龍芯3號CPU的IO性能的問題，本實用新型采用將龍芯3號CPU互聯(lián)架構(gòu)中CPU閑置的16位HT總線與芯片組連接，從而提高龍芯3號CPU互聯(lián)架構(gòu)的IO性能。為了達到上述目的，本實用新型所提供的技術(shù)方案是一種龍芯3號系列CPU與芯片組互聯(lián)的裝置，該裝置包括龍芯CPU組和芯片組，所述龍芯CPU組中的CPU依次串聯(lián)，所述龍芯CPU組中至少有兩個龍芯CPU通過16位HT總線與所述芯片組連接。進一步的，所述龍芯CPU組包括兩個龍芯CPU，所述兩個龍芯CPU通過16位HT總線串聯(lián)且分別通過16位HT總線與所述芯片組連接。進一步的，所述龍芯CPU組包括四個龍芯CPU，所述四個龍芯CPU通過8位HT總線依次串聯(lián)，并形成回路構(gòu)造，其中至少有兩個龍芯CPU通過16位HT總線與芯片組連接。進一步的，所述兩個龍芯CPU包括龍芯3A CPU、龍芯3B CPU或龍芯3C CPU。進一步的，所述四個龍芯CPU (I)為龍芯3A CPU。進一步的，所述芯片組中的北橋芯片包括SR5690、SR5670或SR5650芯片組。進一步的，所述芯片組中的南橋芯片為SP5100、SP5100R或SP5100RS芯片組。采用上述技術(shù)方案，本實用新型的技術(shù)效果有本實用新型通過將原有的龍芯3號CPU互聯(lián)架構(gòu)中閑置的HT總線連接芯片組，解決了在保證龍芯3號CPU運算性能的同時又能提高龍芯3號CPU的IO性能的問題，將原有的龍芯3號CPU互聯(lián)架構(gòu)的IO性能提高了 2倍或者4倍。

圖I是已知的兩路龍芯3號CPU的互聯(lián)方案；圖2是已知的四路龍芯3號CPU的互聯(lián)方案；圖3是本實用新型的兩路龍芯3號CPU的互聯(lián)方案；圖4是本實用新型的四路龍芯3號CPU的互聯(lián)方案；其中I龍芯CPU，2芯片組。
具體實施方式
以下為本實用新型所提供的實施例，僅是進一步說明本實用新型的應用，而不是限定，如圖3所示，該裝置包括兩個龍芯CPU1，兩個龍芯CPUl通過16位HT總線串聯(lián)，且每個龍芯CPUl均通過16位HT總線連接有一個芯片組2，使本實用新型在保證龍芯3號CPU運算性能的同時，將其IO性能提高了 2倍；另外，在該裝置中的龍芯CPUl優(yōu)選為龍芯3ACPU、龍芯3B CPU或龍芯3C CPU，使該裝置的龍芯CPU的配套更加的合理。如圖4所示，該裝置包括四個龍芯CPU1，四個龍芯CPUl通過8位HT總線依次串聯(lián)，且首尾相連，四個龍芯CPUl均通過16位HT總線連接有芯片組2，使本實用新型在保證龍芯3號CPU運算性能的同時，將其IO性能提高了 4倍，此種架構(gòu)的設計，即保證了原先架構(gòu)設計的CPU性能，又擴展了此架構(gòu)的IO帶寬，使PCIE bus的221anes拓展到881anes，并由支持6個SATA硬盤拓展到支持24硬盤，并使其他IO接口，例如USB 口也相應變?yōu)?倍；本實用新型也可以根據(jù)IO帶寬的需要，在本裝置四個龍芯CPUl中靈活的選擇連接2 4個芯片組2 ;另外，在該裝置中的龍芯CPUl優(yōu)選為3A CPU，使該裝置的龍芯CPU的配套更加的合理。本實用新型芯片組2中的北橋芯片優(yōu)選為SR5690、SR5670或SR5650芯片組，南橋芯片為 SP5100、SP5100R 或 SP5100RS 芯片組。最后應說明的是，以上實施例僅用以說明本實用新型的技術(shù)方案而非限制，盡管參照較佳實施例對本實用新型進行了詳細說明，本領(lǐng)域的普通技術(shù)人員應當理解，可以對本實用新型的技術(shù)方案進行修改或者等同替換，而不脫離本實用新型技術(shù)方案的精神和范圍，其均應涵蓋在本實用新型的權(quán)利要求范圍當中。
權(quán)利要求1.一種龍芯3號系列CPU與芯片組互聯(lián)的裝置，該裝置包括龍芯CPU (I)組和芯片組(2)，所述龍芯CPU (I)組中的CPU依次串聯(lián)，其特征在于所述龍芯CPU (I)組中至少有兩個龍芯CPU (I)通過16位HT總線與所述芯片組(2)連接。
2.如權(quán)利要求I所述的裝置，其特征在于所述龍芯CPU(I)組包括兩個龍芯CPU(l)，所述兩個龍芯CPU (I)通過16位HT總線串聯(lián)且分別通過16位HT總線與所述芯片組(2)連接。
3.如權(quán)利要求I所述的裝置，其特征在于所述龍芯CPU(I)組包括四個龍芯CPU(l)，所述四個龍芯CPU (I)通過8位HT總線依次串聯(lián)，并形成回路構(gòu)造，其中至少有兩個龍芯CPU (I)通過16位HT總線與芯片組(2)連接。
4.如權(quán)利要求2所述的裝置，其特征在于所述兩個龍芯CPU(I)包括龍芯3A CPU、龍 芯3B CPU或龍芯3C CPU。
5.如權(quán)利要求3所述的裝置，其特征在于所述四個龍芯CPU(I)為龍芯3A CPU。
6.如權(quán)利要求1、2、3任一所述的裝置，其特征在于所述芯片組(2)中的北橋芯片包括SR5690、SR5670 或 SR5650 芯片組。
7.如權(quán)利要求6所述的裝置，其特征在于所述芯片組(2)中的南橋芯片為SP5100、SP5100R 或 SP5100RS 芯片組。
專利摘要本實用新型涉及CPU互聯(lián)技術(shù)，特別是涉及一種龍芯3號系列CPU與芯片組互聯(lián)的裝置，該裝置包括龍芯CPU組和芯片組，所述龍芯CPU組中的CPU依次串聯(lián)，所述龍芯CPU組中至少有兩個龍芯CPU通過16位HT總線與所述芯片組連接，從而提高龍芯3號CPU互聯(lián)架構(gòu)的IO性能。
文檔編號G06F15/17GK202771422SQ20122025038
公開日2013年3月6日 申請日期2012年5月30日 優(yōu)先權(quán)日2012年5月30日
發(fā)明者鄭臣明, 邵宗有, 沙超群, 王暉, 柳勝杰 申請人:曙光信息產(chǎn)業(yè)(北京)有限公司