專利名稱：一種調試龍芯cpu和南北橋芯片的方法和裝置的制作方法
技術領域：
本發(fā)明涉及計算機主板設計，具體來說，提供了一種調試龍芯CPU和北橋、南橋芯片的方法和裝置，并得出了一種和龍芯CPU適配的南北橋組合。
背景技術：
龍芯3號系列CPU包括4核心3A，8核心3B，16核心3C的CPU，以及后續(xù)開發(fā)的其他系列的CPU。龍芯3號CPU是一款通用的多核的CPU，采用MIPS架構，完全可以實現Intel和 AMD X86架構CPU的功能，盡管在性能方面比X86 CPU還稍微落后一些，但在絕大部分領域可以完全代替X86 CPU。盡管龍芯3A和;3B CPU已經面世，但一直沒有解決“用”的關鍵問題，即一直沒有找到與龍芯CPU配套且能正常工作的南北橋chipsets和外圍設備。為解決龍芯CPU的實用問題，曾經探討了 “龍芯3CPU+SIS公司chipsets”，“龍芯3CPU+NVIDIA公司chipsets” 的可能性，并研發(fā)了主板樣品，但最終沒有成功。龍芯3系列CPU限于技術保護，無法分享X86 CPU成功的經驗，因此存在bug在所難免。在調試中盡管可以選擇一種芯片組和龍芯CPU進行適配，但在適配不成功時就很難判斷是由于龍芯CPU存在的一些bug造成的，還是因為芯片組和龍芯CPU不兼容引起的。 如果原因是前者，可以修改CPU的bug而不用放棄所選擇的芯片組，如果是后者可以再重新選擇一款芯片組。但目前常規(guī)的調試方法是無法準確定位原因，幾乎只能亂猜亂試。所以需要尋找一種靈活的調試方法能準確的定位適配不成功的原因。在常規(guī)調試方法中，一旦發(fā)現龍芯CPU存在bug，特別是龍芯HT(Hyper Transp0rt)bus存在bug，如圖1所示。造成龍芯CPU無法和橋片進行正常連接時，幾乎無計可施，不得不重新修改龍芯CPU的設計，只能等下一版龍芯CPU回來重新焊接才能繼續(xù)調試。另一方面，龍芯CPU和橋片的上下電時序配合、信號線的配置在沒有找到適配的橋片前也無法確定，常規(guī)的調試方法只能靠猜測假定，可調節(jié)的余地很小。如圖1所示，常規(guī)的調試方法，一款芯片組作一種主板，而且設計和加工一種主板需要花費至少2個月的時間，如果再加上調試的時間，一種主板的嘗試至少需要花費6個月的時間，不但費錢而且費時。而且現在的調試方法不能同時調試多款芯片組，需要作多各種不同的主板。FPGA (Field Programmable Gate Array)，S卩現場可編程門陣列。FPGA具有非常靈活的在線編程特點，能反復的修改代碼，能模擬出目前常見的IO接口(HT bus、PCIE bus、 serdes等)、能靈活的變換時鐘頻率、能調節(jié)信號的電平，并有在線檢測信號的功能。

發(fā)明內容
為解決龍芯CPU選擇適合的北橋、南橋芯片以及調試難題，使得即使發(fā)現龍芯CPUHT bus存在bug，也能修復和屏蔽，并繼續(xù)調試和驗證橋片兼容性和其他功能，本發(fā)明提出了一種調試龍芯CPU和北橋、南橋芯片的方法和裝置一種調試龍芯CPU和南北橋芯片的方法，包括以下步驟選擇支持HT總線的北橋芯片和南橋芯片；將龍芯CPU與北橋、南橋芯片的針腳引入調試裝置；調試龍芯CPU針腳是否存在bug ；以及在調試裝置中連接龍芯CPU和南北橋相應針腳并調試。優(yōu)選的，所述調試龍芯CPU是在調試裝置中檢測針腳信號是否符合用戶手冊說明。優(yōu)選的，所述龍芯CPU針腳信號若存在bug可以在調試裝置中調整為標準信號。較優(yōu)選的，所述調整為標準信號是在調試裝置中通過編寫程序實現。再較優(yōu)選的，所述程序是通過veri log語言編寫。優(yōu)選的，所述調試裝置包括HT總線接口。優(yōu)選的，所述調試裝置通過HT總線接口連接龍芯CPU與北橋芯片。優(yōu)選的，所述調試裝置通過HT控制線與南橋芯片連接。優(yōu)選的，所述調試裝置在調試時選通龍芯CPU的HT總線和僅一個北橋和一個南橋，屏蔽其他北橋和南橋芯片。優(yōu)選的，選通后首先調試HT總線是否連接成功，若連接成功繼續(xù)調試其他針腳； 若沒有連通則選通下一塊南橋或北橋芯片。優(yōu)選的，所述龍芯CPU將采用16bits HT總線工作模式。較優(yōu)選的，所述龍芯CPU在和適配的南橋芯片在工作中屏蔽掉Sbit訴2工作模式下的高8位HT控制線。較優(yōu)選的，所述龍芯CPU在和適配的南橋芯片工作中通過低8位HT控制線與南橋芯片HT控制線相連接。較優(yōu)選的，所述龍芯CPU在和適配的北橋芯片在工作中屏蔽掉Sbit訴2工作模式下的高8位HT控制線。較優(yōu)選的，所述龍芯CPU在和適配的北橋芯片工作中通過低8位HT控制線與北橋芯片HT控制線相連接。較優(yōu)選的，所述龍芯CPU在和適配的北橋芯片工作中工作在slave模式。優(yōu)選的，未明確定義針腳以及不對應的針腳引入FPGA芯片調試后進行相應的屏蔽或連接。優(yōu)選的，所述未明確定義針腳以及不對應的針腳包括上下電時序信號和配置信號。較優(yōu)選的，其特征在于，所述能適配龍芯系列CPU的北橋芯片包括RS780，RS780C， RS780D, RS780E, RS780G, RS780M, RS780MC, RX781, RS785G 以及 RD790 ；南橋包括 SB600， SB700, SB710, SB750。一種調試龍芯CPU和南北橋芯片的裝置，該裝置包括FPGA芯片，HT總線接口以及 HT總線接口開關，所述裝置通過HT總線接口連接龍芯CPU和北橋芯片的HT總線，所述裝置通過HT控制線和上下電時序信號線連接南橋芯片。
優(yōu)選的，龍芯CPU與北橋芯片陣腳直接引入FPGA芯片中。優(yōu)選的，所述裝置可以在龍芯CPU的HT總線信號出現問題時對信號進行整形。較優(yōu)選的，所述整形是通過在FPGA芯片上用verilog語言編寫程序實現的。優(yōu)選的，調試時只打開龍芯CPU和被調試的北橋芯片的HT總線和南橋芯片HT控制線，關閉其余南北橋芯片的HT總線。較優(yōu)選的，若南橋或北橋調試不成功則開啟下一個南橋或北橋芯片HT總線開關。優(yōu)選的，未明確定義針腳以及不對應的針腳引入FPGA芯片調試后進行相應的屏蔽或連接。較優(yōu)選的，所述未明確定義針腳以及不對應的針腳包括上下電時序信號和配置信號。優(yōu)選的，所述裝置通常包括5個HT接口，其中1個用來連接龍芯CPU，4個連接4 塊北橋芯片。通過本發(fā)明的方法和裝置，如果龍芯CPU的HT bus不滿足標準的協(xié)議，可以定位到那根信號存在問題，并指導龍芯CPU的該進。盡管龍芯CPU存在bug，但通過FPGA的隔離能屏蔽發(fā)現的bug，使調試仍能順利地進行，而不是半途而廢，具有很大的靈活性，節(jié)省了時間和成本。如果重要的、未明確定義的、不知如何對應連接的信號線不滿足要求，可以通過FPGA靈活的改變其行為使之符合設計的要求，非常的靈活，而不用重新修改設計。利用 FPGA編寫出多組的HTbus接口，可以實現多款芯片組與龍芯CPU相連，實現在一塊主板上能同時調試多款芯片組。當龍芯CPU需要和一組芯片組進行調試時，把與其他芯片組的連接斷掉，切換靈活節(jié)省了時間和成本。通過本發(fā)明的方法和裝置，得出和龍芯3號CPU配套的北橋芯片包括 RS780，RS780C, RS780D, RS780E, RS780G, RS780M, RS780MC, RX781, RS785G 以及 RD790，南橋包括 SB700, SB710, SB750, SB600 的結論。


圖1是龍芯主板架構圖2是本發(fā)明調試裝置圖3是龍芯CPU和AMD芯片復位和電源管理信號連接關系圖4為標準的HT bus協(xié)議信號
具體實施例方式本發(fā)明利用FPGA編寫出多組的HT bus接口，并把重要的、未明確定義的、不知如何對應連接的信號線引入到FPGA，使龍芯CPU、不同公司的多款芯片組和FPGA相連，實現在一塊主板上能同時調試多款芯片組。本發(fā)明以包括5個HT接口的調試裝置為例，可以同時調試4套南北橋。其中一個HT接口用來連接龍芯CPU，另外4個連接北橋芯片，南橋芯片通過HT控制線與測試裝置連接。當一個芯片不能連通時，可以開啟下一個芯片的開關。如圖4所示，標準的HT bus協(xié)議包括三類信號線連接信號線(數據、地址、控制和時鐘)、復位和初始化信號線、電源管理信號線。對于連接信號線，龍芯3號CPU和北橋都是一一對應的，即有16對接收差分信號線，2對接收信號時鐘差分對，2對接收控制信號差分對，16對發(fā)送差分信號線，2對發(fā)送信號時鐘差分對，2對發(fā)送控制信號差分對。所選擇的北橋HT bus符合標準的HT bus協(xié)議，但龍芯3號CPU的HT bus由于其獨特的設計比標準的HT bus協(xié)議多出了一些額外的、特殊的信號。在硬件層和協(xié)議層正確的處理這些特殊信號，既不能影響龍芯CPU自身正常的工作需要，又能和北橋很好的兼容，是一個比較關鍵的技術點。在標準的HT bus協(xié)議中，信號PWROK、RESET#、LDTSTOP#、LDTREQ# 只有一組，而龍芯HT bus接口信號有兩組進行對應，他們是HT_HI_P0WER0K、HT_HI_RSTn、 HT_HI_LDT_ST0Pn、HT_HI_LDT_REQn、HT_L0_P0WER0K、HT_L0_RSTn、HT_L0_LDT_ST0Pn、HT_ L0_LDT_REQn.這些信號特殊是由龍芯3號CPU的設計特點決定的。龍芯3號CPU HT bus 是16bit寬，但它有一個獨特的設計，即能把這16bit寬的總線可以拆分成2個獨立Sbit 寬的HT bus使用，每個Sbit寬的HT bus都可以連接其他的CPU或者橋片。信號HT 8x2 來決定是按照HT 16bits來使用，還是按照2個分立的8bits來使用。HT_HI_H0STM0DE、 HT_HI_RSTn、HT_HI_POWEROK、HT_HI_LDT_REQn、HT_HI_LDT_STOPn 是高 8bit HT bus 的信號線，HT_L0_H0STM0DE、HT_L0_RSTn、HT_L0_P0WER0K、HT_L0_LDT_REQn、HT_L0_LDT_ST0Pn 是低8bit HTbus的信號線。這些信號怎樣處理，怎樣和北橋、南橋互連在本發(fā)明前沒有規(guī)范可循，本發(fā)明把這些信號線引入到FPGA。龍芯3號CPU和北橋、南橋芯片中有些重要的、未明確定義的、不知如何對應連接的信號線也需要引入到FPGA。這類信號主要是上下電時序信號線、配置信號線。這些信號線包括1)龍芯3號CPU系統(tǒng)復位信號線SYSRESETN，PCI bus復位信號線PCI_RESETN ；2) 南橋上電完成信號線PWR_G00D，北橋的上電信號線NB_PWRGD ；3)各個供電模塊的上電使能信號和電源OK信號PWRG00D ；4)龍芯3號CPU配置信號線GPIO信號線，內存時鐘頻率的設置信號線，HT bus時鐘頻率的設置信號線。上下電時序存在的難點是一是龍芯3系列CPU面世后，一直沒有經過實用驗證， CPU本身的上下電時序需要驗證；二是龍芯CPU —直沒有找到配套的南北橋芯片組，怎樣和南北橋的上下電時序配合也是未知數。通過此種方法把電源模塊和南北橋芯片的上下電時序控制信號都連接到FPGA，就可以隨意的根據需要調節(jié)這些信號時序，一直嘗試到滿足要求為止。具體的實施方法如下1)把龍芯3號CPU的HT bus的連接信號線(如前所述40對差分對)引入到FPGA ； 不同公司的不同北橋芯片的HT bus的連接信號線也引入到FPGA。2)把龍芯 3 號 CPU 的 HT bus 特殊信號線 HT_8x2、HT_HI_H0STM0DE、HT_HI_RSTn、 HT_HI_P0WER0K,HT_HI_LDT_REQn,HT_HI_LDT_ST0Pn,HT_L0_H0STM0DE,HT_L0_RSTn,HT_L0_ P0WER0K、HT_L0_LDT_REQn、HT_L0_LDT_ST0Pn 引入到 FPGA3)把北橋芯片和南橋芯片的關于HT bus的復位、初始化和電源管理信號線LDT_ STP#, LDT_RST#, LDT_PG, ALL0ff_LDTSTP 引入到 FPGA.4)上下電時序控制信號線引入到FPGA，這些信號包括a)龍芯3號CPU系統(tǒng)復位信號線SYSRESETN，PCI bus復位信號線PCI_RESETN ；b)南橋上電完成信號線PWR_G00D，北橋的上電信號線NB_PWRGD ；c)各個供電模塊的上電使能信號EN和電源OK信號PWRG00D ；5)配置信號線引入到FPGA，這些信號包括龍芯3號CPU配置信號線GPIO信號線， 內存時鐘頻率的設置信號線，HT bus時鐘頻率的設置信號線。
6)用FPGA抓取和分析龍芯CPU HT bus的信號，檢測龍芯CPU的HT bus是否嚴格遵循標準的HT bus協(xié)議。如果龍芯HT bus存在較大問題，可以通過FPGA編寫相應的程序把龍芯HT bus的信號過濾整形成標準的HT bus來實現與橋片連接。7)調試時只打開龍芯CPU和被測試的北橋芯片的HT總線，關閉其余北橋芯片的 HT總線。8)用FPGA調試龍芯HT bus的特殊信號，嘗試通過連接、中斷和北橋、南橋HT bus 相對應復位、初始化和電源管理信號線尋找成功聯(lián)系的方法。9)用FPGA使能或者關閉電源模塊的使能信號，龍芯CPU、南北橋片電源powergood 信號，并調試各個信號的前后順序和時間間隔來確定成功的上下電時序。10)用FPGA配置龍芯3號CPU的一些配置信號線，使其順利的下載(load)龍芯 CPU BIOS，嘗試設置內存和HT bus的頻率組合，尋找正確的設置使其正常工作。通過以上的調試方法，解決了龍芯3號CPU和北橋、南橋之間在硬件層和協(xié)議層兼容性的方法，可以去掉FPGA直接使龍芯CPU和南北橋互連。結論如下1、通過本發(fā)明的方法和裝置，得出和龍芯3號CPU配套的北橋芯片包括RS780， RS780C, RS780D, RS780E, RS780G, RS780M, RS780MC, RX781, RS785G 以及 RD790，南橋包括 SB700, SB710, SB750, SB600 的結論。2、HT_8x2信號拉低(Pull down)，即把龍芯3號CPU與AMD北橋的相連的HT總線設置為16bit的模式。因為AMD北橋是16bit的HT bus，龍芯CPU需要與之相配合。3、把高 8bit HT bus 的接口信號(HT_HI_H0STM0DE、HT_HI_RSTn、HT_HI_P0WER0K、 HT_HI_LDT_REQn、HT_HI_LDT_ST0Pn)通過拉低禁掉，在龍芯CPU的協(xié)議層設置成只使用低 8bit HT bus 的接口信號(HT_L0_H0STM0DE、HT_L0_RSTn、HT_L0_P0WER0K、HT_L0_LDT_REQn、 HT_L0_LDT_ST0Pn)進行16bitHT bus的控制。因為龍芯CPU在和AMD北橋互聯(lián)的使用中， 16bit HT bus作為一個整體來進行控制。4、在龍芯CPU和AMD北橋HT協(xié)議配合工作的過程中，根據整個板子的上下電順序和初始化過程得出AMD橋片為HT協(xié)議的發(fā)起者，工作在主模式(master模式)，而龍芯CPU 為從模式(slave模式)，所以把HT_L0_H0STM0DE拉低。5、使用龍芯 CPU 的低 8bit HT bus 信號 HT_L0_P0WER0K、HT_L0_RSTn、HT_L0_LDT STOPn、HT_L0_LDT_REQn與AMD南橋、北橋芯片進行相應的連接，如圖3所示。在bios中需要把雙向信號(10信號)HT_L0_P0WER0K、HT_L0_RSTn設置為輸入信號(I信號)。
權利要求
1.一種調試龍芯CPU和南北橋芯片的方法，其特征在于包括以下步驟選擇支持HT總線的北橋芯片和南橋芯片；將龍芯CPU與北橋、南橋芯片的針腳引入調試裝置；調試龍芯CPU針腳是否存在bug ；以及在調試裝置中連接龍芯CPU和南北橋相應針腳并調試。
2.如權利要求1所述的方法，其特征在于，所述調試龍芯CPU是在調試裝置中檢測針腳信號是否符合用戶手冊說明。
3.如權利要求1所述的方法，其特征在于，所述龍芯CPU針腳信號若存在bug可以在調試裝置中調整為標準信號。
4.如權利要求3所述的方法，其特征在于，所述調整為標準信號是在調試裝置中通過編寫程序實現。
5.如權利要求4所述的方法，其特征在于，所述程序是通過verilog語言編寫。
6.如權利要求1所述的方法，其特征在于，所述調試裝置包括HT總線接口。
7.如權利要求1所述的方法，其特征在于，所述調試裝置通過HT總線接口連接龍芯 CPU與北橋芯片。
8.如權利要求1所述的方法，其特征在于，所述調試裝置通過HT控制線與南橋芯片連接。
9.如權利要求1所述的方法，其特征在于，所述調試裝置在調試時選通龍芯CPU的HT 總線和僅一個北橋和一個南橋，屏蔽其他北橋和南橋芯片。
10.如權利要求1所述的方法，其特征在于，選通后首先調試HT總線是否連接成功，若連接成功繼續(xù)調試其他針腳；若沒有連通則選通下一塊南橋或北橋芯片。
11.如權利要求1所述的方法，其特征在于，所述龍芯CPU將采用16bitsHT總線工作模式。
12.如權利要求11所述的方法，其特征在于，所述龍芯CPU在和適配的南橋芯片在工作中屏蔽掉SbitsM工作模式下的高8位HT控制線。
13.如權利要求11所述的方法，其特征在于，所述龍芯CPU在和適配的南橋芯片工作中通過低8位HT控制線與南橋芯片HT控制線相連接。
14.如權利要求11所述的方法，其特征在于，所述龍芯CPU在和適配的北橋芯片在工作中屏蔽掉SbitsM工作模式下的高8位HT控制線。
15.如權利要求11所述的方法，其特征在于，所述龍芯CPU在和適配的北橋芯片工作中通過低8位HT控制線與北橋芯片HT控制線相連接。
16.如權利要求11所述的方法，其特征在于，所述龍芯CPU在和適配的北橋芯片工作中工作在slave模式。
17.如權利要求1所述的方法，其特征在于，未明確定義針腳以及不對應的針腳引入 FPGA芯片調試后進行相應的屏蔽或連接。
18.如權利要求1所述的方法，其特征在于，所述未明確定義針腳以及不對應的針腳包括上下電時序信號和配置信號。
19.如權利要求12-16中任一所述的方法，其特征在于，所述能適配龍芯系列CPU的北橋芯片包括 RS780，RS780C, RS780D, RS780E, RS780G, RS780M, RS780MC, RX781, RS785G 以及RD790 ；南橋包括 SB600, SB700, SB710, SB750。
20.一種調試龍芯CPU和南北橋芯片的裝置，其特征在于，該裝置包括FPGA芯片，HT總線接口以及HT總線接口開關，所述裝置通過HT總線接口連接龍芯CPU和北橋芯片的HT總線，所述裝置通過HT控制線和上下電時序信號線連接南橋芯片。
21.如權利要求20所述的裝置，其特征在于，龍芯CPU與北橋芯片陣腳直接引入FPGA 芯片中。
22.如權利要求20所述的裝置，其特征在于，所述裝置可以在龍芯CPU的HT總線信號出現問題時對信號進行整形。
23.如權利要求22所述的裝置，其特征在于，所述整形是通過在FPGA芯片上用 verilog語言編寫程序實現的。
24.如權利要求20所述的裝置，其特征在于，調試時只打開龍芯CPU和被調試的北橋芯片的HT總線和南橋芯片HT控制線，關閉其余南北橋芯片的HT總線。
25.如權利要求M所述的裝置，其特征在于，若南橋或北橋調試不成功則開啟下一個南橋或北橋芯片HT總線開關。
26.如權利要求20所述的裝置，其特征在于，未明確定義針腳以及不對應的針腳引入 FPGA芯片調試后進行相應的屏蔽或連接。
27.如權利要求沈所述的裝置，其特征在于，所述未明確定義針腳以及不對應的針腳包括上下電時序信號和配置信號。
28.如權利要求20所述的裝置，其特征在于，所述裝置通常包括5個HT接口，其中1個用來連接龍芯CPU，4個連接4塊北橋芯片。
全文摘要
本發(fā)明提供了一種調試龍芯CPU和南北橋芯片的方法和裝置，該裝置包括HT總線接口以及相應的開關，并通過HT總線接口連接龍芯CPU和南北橋芯片。選擇支持HT總線的北橋和南橋芯片；首先將龍芯CPU與北橋、南橋芯片的針腳引入調試裝置；調試龍芯CPU針腳是否存在bug；以及連接相應針腳并調試。通過本發(fā)明，如果龍芯CPU的HT bus不滿足標準的協(xié)議，可以定位到那根信號存在問題，并指導龍芯CPU的該進。利用FPGA編寫出多組的HT bus接口，可以實現多款芯片組與龍芯CPU相連，實現在一塊主板上能同時調試多款芯片組。當龍芯CPU需要和一組芯片組進行調試時，把與其他芯片組的連接斷掉，切換靈活節(jié)省了時間和成本。
文檔編號G06F11/22GK102214132SQ201110126228
公開日2011年10月12日 申請日期2011年5月16日 優(yōu)先權日2011年5月16日
發(fā)明者劉新春, 姚文浩, 楊曉君, 柳勝杰, 梁發(fā)清, 王暉, 王英, 邵宗有, 鄭臣明, 郝志彬 申請人:曙光信息產業(yè)股份有限公司