本發(fā)明涉及一種圖像形成裝置和信息處理裝置。

背景技術(shù)：
JP-A-2010-211351（專利文獻1）公開了一種具有正常模式和節(jié)能模式的圖像形成裝置。在該圖像形成裝置中，包括節(jié)能模式返回因素檢測模塊的ASIC設置有非易失性存儲器和DMAC。當模式改變?yōu)楣?jié)能模式時，ASIC的參數(shù)DAMC將在節(jié)能模式中切斷了對其的電力供應的功能模塊的寄存器的參數(shù)和PCIe控制器的寄存器的參數(shù)發(fā)送并且寫入至即使在節(jié)能模式中也能保持存儲的內(nèi)容的非易失性存儲器。當節(jié)能模式返回因素檢測模塊檢測到用于將模式從節(jié)能模式返回的因素時，參數(shù)DAMC將非易失性存儲器的參數(shù)發(fā)送并且重寫至功能模塊和PCIe控制器的寄存器。

技術(shù)實現(xiàn)要素：
本發(fā)明的目的在于提供一種技術(shù)，所述技術(shù)能夠執(zhí)行在保持電力供應的狀態(tài)下開始的啟動處理和在切斷電力供應的狀態(tài)下開始的另一啟動處理。根據(jù)本發(fā)明的第一方面，提供了一種圖像形成裝置，所述圖像形成裝置包括：圖像形成單元，所述圖像形成單元在記錄材料上形成圖像；和控制器，所述控制器控制所述圖像形成單元，其中所述控制器包括：第一執(zhí)行單元，所述第一執(zhí)行單元執(zhí)行用于控制所述圖像形成單元的第一程序；第一主存儲器，所述第一主存儲器包括第一非易失性存儲器，通過第一總線連接至所述第一執(zhí)行單元，并且存儲在所述第一執(zhí)行單元啟動時執(zhí)行的第一啟動程序，所述第一非易失性存儲器是可讀寫的并且即使在沒有電力供應時也能夠保持所存儲的信息；第一發(fā)送和接收控制器，所述第一發(fā)送和接收控制器連接至所述第一總線，控制第一執(zhí)行單元與所述第一主存儲器之間的數(shù)據(jù)的發(fā)送和接收，并且包括存儲被設置為發(fā)送和接收數(shù)據(jù)的第一設置條件的易失性存儲器；第二執(zhí)行單元，所述第二執(zhí)行單元通過連接總線連接至所述第一執(zhí)行單元并且執(zhí)行用于對待輸出至所述圖像形成單元的圖像數(shù)據(jù)進行處理的第二程序；第二主存儲器，所述第二主存儲器包括第二非易失性存儲器，通過第二總線連接至所述第二執(zhí)行單元，并且存儲在所述第一執(zhí)行單元啟動時執(zhí)行的第二啟動程序，所述第二非易失性存儲器是可讀寫的并且即使在沒有電力供應時也能夠保持所存儲的信息；以及第二發(fā)送和接收控制器，所述第二發(fā)送和接收控制器連接至所述第二總線，控制所述第二執(zhí)行單元與所述第二主存儲器之間的數(shù)據(jù)的發(fā)送和接收，并且包括存儲為發(fā)送和接收數(shù)據(jù)設置的第二設置條件的第三非易失性存儲器。根據(jù)本發(fā)明的第二方面，在根據(jù)第一方面的圖像形成裝置中，在保持對所述第一發(fā)送和接收控制器的電力供應的狀態(tài)下開始的第一啟動處理中，所述第一執(zhí)行單元可以執(zhí)行通過所述第一發(fā)送和接收控制器從所述第一主存儲器讀取的所述第一啟動程序，并且在對所述第一發(fā)送和接收控制器的電力供應被切斷的狀態(tài)下開始的第二啟動處理中，所述第一執(zhí)行單元可以執(zhí)行通過所述第二發(fā)送和接收控制器從所述第二主存儲器讀取的所述第二啟動程序。根據(jù)本發(fā)明的第三方面，提供一種信息處理裝置，所述信息處理裝置包括：第一執(zhí)行單元，所述第一執(zhí)行單元執(zhí)行第一程序；第一主存儲器，所述第一主存儲器包括第一非易失性存儲器，通過第一總線連接至所述第一執(zhí)行單元，并且存儲在所述第一執(zhí)行單元的啟動時執(zhí)行的第一啟動程序，所述第一非易失性存儲器是可讀寫的并且即使在沒有電力供應時也能夠保持所存儲的信息；第一發(fā)送和接收控制器，所述第一發(fā)送和接收控制器連接至所述第一總線，控制第一執(zhí)行單元與所述第一主存儲器之間的數(shù)據(jù)的發(fā)送和接收，并且包括存儲為發(fā)送和接收數(shù)據(jù)設置的第一設置條件的易失性存儲器；第二執(zhí)行單元，所述第二執(zhí)行單元通過連接總線連接至所述第一執(zhí)行單元并且執(zhí)行第二程序；第二主存儲器，所述第二主存儲器包括第二非易失性存儲器，通過第二總線連接至所述第二執(zhí)行單元，并且存儲在所述第一執(zhí)行單元的啟動時執(zhí)行的第二啟動程序，所述第二非易失性存儲器是可讀寫的并且即使在沒有電力供應時也能夠保持所存儲的信息；以及第二發(fā)送和接收控制器，所述第二發(fā)送和接收控制器連接至所述第二總線，控制所述第二執(zhí)行單元與所述第二主存儲器之間的數(shù)據(jù)的發(fā)送和接收，并且包括存儲為發(fā)送和接收數(shù)據(jù)設置的第二設置條件的第三非易失性存儲器。根據(jù)本發(fā)明的第四方面，在根據(jù)第三方面的信息處理裝置中，在保持對所述第一發(fā)送和接收控制器的電力供應的狀態(tài)下開始的第一啟動處理中，所述第一執(zhí)行單元可以執(zhí)行通過所述第一發(fā)送和接收控制器從所述第一主存儲器讀取的所述第一啟動程序，并且在對所述第一發(fā)送和接收控制器的所述電力供應被切斷的狀態(tài)下開始的第二啟動處理中，所述第一執(zhí)行單元可以執(zhí)行通過所述第二發(fā)送和接收控制器從所述第二主存儲器讀取的所述第二啟動程序。根據(jù)本發(fā)明的第五方面，在根據(jù)第三或第四方面的信息處理裝置中，所述第一主存儲器可以包括存儲所述第一啟動程序的第一啟動程序存儲區(qū)域和存儲在所述第一執(zhí)行單元執(zhí)行所述第一程序時生成的數(shù)據(jù)的第一數(shù)據(jù)存儲區(qū)域，并且所述第二主存儲器可以包括存儲所述第二啟動程序的第二啟動程序存儲區(qū)域和存儲在所述第二執(zhí)行單元執(zhí)行所述第二程序時生成的數(shù)據(jù)的第二數(shù)據(jù)存儲區(qū)域。根據(jù)本發(fā)明的第六方面，在根據(jù)第五方面的信息處理裝置中，所述第一主存儲器可以進一步第一易失性存儲器，所述第一易失性存儲器是可讀寫的并且在沒有電力供應時不能夠保持所存儲的信息，并且所述第一易失性存儲器可以包括所述第一數(shù)據(jù)存儲區(qū)域。根據(jù)本發(fā)明的第七方面，在根據(jù)第三至六方面中的任一方面的信息處理裝置中，所述第一主存儲器可以進一步包括存儲所述第一程序的程序存儲區(qū)域。根據(jù)本發(fā)明的第八方面，在根據(jù)第三至七方面中的任一方面的信息處理裝置中，所述第一主存儲器的所述第一非易失性存儲器、所述第二主存儲器的所述第二非易失性存儲器、以及所述第二發(fā)送和接收控制器的所述第三非易失性存儲器中的每一個可以是MRAM、FeRAM、PRAM以及ReRAM中的任一個。根據(jù)本發(fā)明的第一方面，與沒有此結(jié)構(gòu)的情況相比，能夠執(zhí)行在保持所述電力供應的狀態(tài)下開始的啟動處理和在所述電力供應被切斷的狀態(tài)下開始的另一啟動處理。根據(jù)本發(fā)明的第二方面，與沒有此結(jié)構(gòu)的情況相比，即使在例如使用市售CPU時，也能夠執(zhí)行在所述電力供應被切斷的狀態(tài)下開始的另一啟動處理。根據(jù)本發(fā)明的第三方面，與沒有此結(jié)構(gòu)的情況相比，能夠執(zhí)行在保持所述電力供應的狀態(tài)下開始的啟動處理和在所述電力供應被切斷的狀態(tài)下開始的另一啟動處理。根據(jù)本發(fā)明的第四方面，與沒有此結(jié)構(gòu)的情況相比，即使在例如使用市售CPU時，也能夠執(zhí)行在所述電力供應被切斷的狀態(tài)下開始的另一啟動處理。根據(jù)本發(fā)明的第五方面，與沒有此結(jié)構(gòu)的情況相比，不需要單獨提供用于存儲工作數(shù)據(jù)的存儲器。根據(jù)本發(fā)明的第六方面，與沒有此結(jié)構(gòu)的情況相比，能夠以較低的成本增加工作數(shù)據(jù)存儲容量。根據(jù)本發(fā)明的第七方面，與沒有此結(jié)構(gòu)的情況相比，不需要單獨提供用于存儲程序的存儲器。根據(jù)本發(fā)明的第八方面，與例如使用EEPROM或閃存存儲器作為非易失性存儲器的情況相比，能夠高速地與非易失性存儲器交換數(shù)據(jù)。附圖說明基于以下附圖詳細描述本發(fā)明的示例性實施方式，其中：圖1是示出根據(jù)示例性實施方式的圖像形成系統(tǒng)的結(jié)構(gòu)的示例的示圖；圖2是示出圖像形成裝置中設置的控制單元的內(nèi)部結(jié)構(gòu)的示例的框圖；圖3是示出控制單元中設置的CPU和ASIC的內(nèi)部結(jié)構(gòu)的示例的框圖；圖4A是示出CPU中設置的CPU-RAM控制器的內(nèi)部結(jié)構(gòu)的例的框圖；圖4B是示出ASIC中設置的ASIC-RAM控制器的內(nèi)部結(jié)構(gòu)的示例的框圖；圖5A是示出圖像處理單元中設置的ASIC-MRAM模塊的結(jié)構(gòu)的示例的框圖；圖5B是示出所述ASIC-MRAM模塊的存儲器布置的示例的示圖。圖6是示出可由CPU訪問的存儲器映射的結(jié)構(gòu)的示例的示圖；圖7是示出圖像形成裝置的啟動處理的流程圖；圖8是示出ASIC-MRAM啟動時的啟動處理的過程的流程圖；以及圖9是示出CPU-MRAM啟動時的啟動處理的過程的流程圖；具體實施方式下面將參照附圖來詳細描述本發(fā)明的示例性實施方式。圖1是示出根據(jù)此示例性實施方式的圖像形成系統(tǒng)的結(jié)構(gòu)的示例的示圖；圖像形成系統(tǒng)包括：圖像形成裝置1，所述圖像形成裝置1作為具有掃描功能、打印功能、復印功能以及傳真功能的所謂的多功能機來操作；網(wǎng)絡2，所述網(wǎng)絡2連接至圖像形成裝置1；終端裝置3，所述終端裝置3連接至網(wǎng)絡2；傳真裝置4，所述傳真裝置4連接至網(wǎng)絡2；以及服務器裝置5，所述服務器裝置5連接至網(wǎng)絡2。網(wǎng)絡2例如是因特網(wǎng)線路或電話線路。終端裝置3經(jīng)由網(wǎng)絡2指示圖像形成裝置1執(zhí)行例如圖像形成處理，并且終端裝置3例如是個人計算機（PC）。傳真裝置4經(jīng)由網(wǎng)絡2將傳真發(fā)送至圖像形成裝置1和從圖像形成裝置1接收傳真。服務器裝置5經(jīng)由網(wǎng)絡2將數(shù)據(jù)（包括程序）發(fā)送至圖像形成裝置1和從圖像形成裝置1接收數(shù)據(jù)（包括程序）。另外，圖像形成裝置1包括：圖像讀取單元10，所述圖像讀取單元10讀取記錄在諸如紙張的記錄介質(zhì)上的圖像；圖像形成單元20，所述圖像形成單元20在諸如紙張的記錄介質(zhì)上形成圖像；用戶界面（UI）30，所述用戶界面（UI）30從用戶接收與電源開啟/關(guān)閉操作和使用掃描功能、打印功能、復印功能以及傳真功能的操作相關(guān)的指示，并且向用戶顯示消息；發(fā)送和接收單元40，所述發(fā)送和接收單元40經(jīng)由網(wǎng)絡2將數(shù)據(jù)發(fā)送至終端裝置3、傳真裝置4以及服務器裝置5并且從終端裝置3、傳真裝置4以及服務器裝置5接收數(shù)據(jù)；以及控制單元50，所述控制單元50控制圖像讀取單元10、圖像形成單元20、UI30以及發(fā)送和接收單元40的操作。在圖像形成裝置1中，掃描功能由圖像讀取單元10實施，打印功能由圖像形成單元20實施，復印功能由圖像讀取單元10和圖像形成單元20實施，并且傳真功能由圖像讀取單元10、圖像形成單元20以及發(fā)送和接收單元40實施。例如，可以分別地提供用于因特網(wǎng)線路和電話線路的發(fā)送和接收單元40。圖2是示出圖1中示出的圖像形成裝置1中設置的控制單元50的內(nèi)部結(jié)構(gòu)的示例的框圖。根據(jù)此示例性實施方式的控制單元50包括：操作控制單元51，所述操作控制單元51控制圖像形成裝置1的各單元的操作；圖像處理單元52，所述圖像處理單元52執(zhí)行與圖像讀取單元10和圖像形成單元20相關(guān)的圖像處理；以及PCI高速（PCIe）總線53，所述PCIe總線53連接操作控制單元51和圖像處理單元52。其中，操作控制單元51包括執(zhí)行各種操作以控制圖像形成裝置1的各單元的中央處理單元（CPU）511和經(jīng)由CPU-RAM總線513連接至CPU511的CPU-MRAM模塊（MRAM）61和CPU-DRAM模塊（DRAM）62。在下列描述中，連接至CPU511的CPU-MRAM模塊61和CPU-DRAM模塊62稱為主存儲器512。操作控制單元51被構(gòu)造為CPU511從作為第一主存儲器的示例的主存儲器512直接讀取數(shù)據(jù)并且向作為第一主存儲器的示例的主存儲器512直接寫入數(shù)據(jù)。CPU-MRAM模塊61包括作為存儲器設備的磁阻RAM（MRAM）并且用作即使在沒有電力供應時也能夠保持所存儲的信息的第一非易失性存儲器。CPU-DRAM模塊62包括作為存儲器設備的動態(tài)RAM（DRAM）并且用作在沒有電力供應時不能夠保持所存儲的信息的第一易失性存儲器。在此示例性實施方式中，CPU-MRAM模塊61和CPU-DRAM模塊62按照設置給CPU-RAM總線513的公共時鐘頻率（存儲器時鐘）讀取和寫入數(shù)據(jù)。因此，CPU-MRAM模塊61可以具有與CPU-DRAM模塊62相同的讀取和寫入功能。與諸如紫外線可擦除可編程ROM（UV-EPROM）、電可擦除可編程ROM（EEPROM）或閃存存儲器的非易失性存儲器相比，CPU-MRAM模塊61能夠高速讀取和寫入數(shù)據(jù)。根據(jù)此示例性實施方式的CPU-DRAM模塊62例如是雙倍數(shù)據(jù)數(shù)率2同步動態(tài)隨機訪問存儲器(DDR2-SDRAM)。圖像處理單元52包括：專用集成電路（ASIC）521，所述專用集成電路（ASIC）521執(zhí)行各種計算以處理從圖像讀取單元10輸入的圖像數(shù)據(jù)和待輸出至圖像形成單元20的圖像數(shù)據(jù)；和主存儲器522，所述主存儲器522經(jīng)由ASIC-RAM總線523連接至ASIC521。設置在圖像處理單元52中并且作為第二主存儲器的示例的主存儲器522包括具有與CPU-MRAM模塊61相同的結(jié)構(gòu)并且作為第二非易失性存儲器的示例的ASIC-MRAM模塊（MRAM）91。作為連接操作控制單元51和圖像處理單元52的連接總線的示例的PCIe總線53基于PCI高速標準執(zhí)行發(fā)送和接收，以在控制單元50中連接設置在操作控制單元51中的CPU511和設置在圖像處理單元52中的ASIC521。在此示例中，ASIC521基于經(jīng)由PCIe總線53從CPU511接收的指令來執(zhí)行各種圖像處理。圖3是示出圖2中示出的控制單元50中設置的CPU511和ASIC521的內(nèi)部結(jié)構(gòu)的示例的框圖。首先，描述CPU511的內(nèi)部結(jié)構(gòu)。CPU511包括CPU核71和CPU-RAM控制器72，所述CPU核71是基于程序執(zhí)行各種計算的第一執(zhí)行單元的示例，所述CPU-RAM控制器72控制CPU核71與主存儲器512（CPU-MRAM模塊61和CPU-DRAM模塊62）之間的數(shù)據(jù)的發(fā)送和接收。另外，CPU511包括CPU/PCIe接口75和CPU-I2C控制器76，所述CPU/PCIe接口75控制CPU核71與所述外部（例如，ASIC521）之間的數(shù)據(jù)的發(fā)送和接收，所述CPU-I2C控制器76控制CPU核71與主存儲器512（CPU-MRAM模塊61和CPU-DRAM模塊62）之間的數(shù)據(jù)的發(fā)送和接收。CPU511還包括CPU內(nèi)部總線77，所述CPU內(nèi)部總線77在CPU511中連接CPU核71、CPU-RAM控制器72、CPU/PCIe接口75以及CPU-I2C控制器76。作為第一總線的示例的CPU-RAM總線513包括連接至CPU-RAM控制器72的存儲器總線513a和連接至CPU-I2C控制器76的I2C總線513b。經(jīng)由存儲器總線513a的數(shù)據(jù)的傳輸速度高于經(jīng)由I2C總線513b的數(shù)據(jù)的傳輸速度。接著，將描述ASIC521的內(nèi)部結(jié)構(gòu)。ASIC521包括：ASIC核81，所述ASIC核81是根據(jù)程序執(zhí)行各種計算的第二執(zhí)行單元的示例；ASIC-RAM控制器82，所述ASIC-RAM控制器82控制ASIC核81與主存儲器522（ASIC-MRAM模塊91）之間的數(shù)據(jù)的發(fā)送和接收；ASIC/PCIe接口85，所述ASIC/PCIe接口85控制ASIC核81與外部（例如，CPU511）之間的數(shù)據(jù)的發(fā)送和接收；以及ASIC-I2C控制器86，所述ASIC-I2C控制器86控制ASIC核81與主存儲器522（ASIC-MRAM模塊91）之間的數(shù)據(jù)的發(fā)送和接收。另外，ASIC521包括ASIC內(nèi)部總線87，所述ASIC內(nèi)部總線87在ASIC521中連接ASIC核81、ASIC-RAM控制器82、ASIC/PCIe接口85以及ASIC-I2C控制器86。作為第二總線的示例的ASIC-RAM總線523包括連接至ASIC-RAM控制器82的存儲器總線523a和連接至ASIC-I2C控制器86的I2C總線523b。經(jīng)由存儲器總線523a的數(shù)據(jù)的傳輸速度高于經(jīng)由I2C總線523b的數(shù)據(jù)的傳輸速度。圖4A是示出設置在圖3中示出的CPU511中的CPU-RAM控制器72的內(nèi)部結(jié)構(gòu)的框圖，并且圖4B是示出設置在圖3中示出的ASIC521中的ASIC-RAM控制器82的內(nèi)部結(jié)構(gòu)的框圖。如圖4A中所示，作為第一發(fā)送和接收控制器的示例的CPU-RAM控制器72包括：內(nèi)部總線接口721，所述內(nèi)部總線接口721控制至CPU內(nèi)部總線77的數(shù)據(jù)的發(fā)送和從CPU內(nèi)部總線77的數(shù)據(jù)的接收；和存儲器總線接口722，所述存儲器總線接口722連接至內(nèi)部總線接口721并且控制至存儲器總線513a的數(shù)據(jù)的發(fā)送和從存儲器總線513a的數(shù)據(jù)的接收。另外，CPU-RAM控制器72包括：訓練電路723，所述訓練電路723執(zhí)行用于優(yōu)化在CPU-RAM控制器72和主存儲器512（見圖2）經(jīng)由存儲器總線513a彼此連接時的數(shù)據(jù)的發(fā)送和接收條件的訓練序列；和易失性設置寄存器724，所述易失性設置寄存器724存儲基于訓練電路723對訓練序列的執(zhí)行結(jié)果而獲得的并且設置到存儲器總線接口722的各種設置值（下文中，稱為寄存器設置值：與第一設置條件相對應）。如圖4B中所示，作為第二發(fā)送和接收控制器的示例的ASIC-RAM控制器82包括：內(nèi)部總線接口821，所述內(nèi)部總線接口821控制至ASIC內(nèi)部總線87的數(shù)據(jù)的發(fā)送和從ASIC內(nèi)部總線87的數(shù)據(jù)的接收；和存儲器總線接口822，所述存儲器總線接口822連接至內(nèi)部總線接口821并且控制至存儲器總線523a的數(shù)據(jù)的發(fā)送和從存儲器總線523a的數(shù)據(jù)的接收。另外，ASIC-RAM控制器82包括：訓練電路823，所述訓練電路823執(zhí)行用于優(yōu)化ASIC-RAM控制器82和主存儲器522（見圖2）經(jīng)由存儲器總線523a彼此連接時的數(shù)據(jù)的發(fā)送和接收條件的訓練序列；和非易失性設置寄存器824，所述非易失性設置寄存器824存儲基于訓練電路823對所述訓練序列的執(zhí)行結(jié)果而獲得的并且被設置到存儲器總線接口822的各種設置值（下文中，稱為寄存器設置值：與第二設置條件相對應）。這樣，在此示例性實施方式中，除了CPU-RAM控制器72包括易失性設置寄存器724并且ASIC-RAM控制器82包括非易失性設置寄存器824之外，CPU-RAM控制器72和ASIC-RAM控制器82具有大致相同的結(jié)構(gòu)。設置在CPU-RAM控制器72中的易失性設置寄存器724是靜態(tài)隨機訪問存儲器（SRAM）并且用做在沒有電力供應時不能夠保持所存儲的信息的易失性存儲器。設置在ASIC-RAM控制器82中的非易失性設置寄存器824是與ASIC-MRAM模塊91（見圖3）相同的MRAM，并且用作即使在沒有電力供應時也能夠保持所存儲信息的非易失性存儲器。圖5A是示出設置在圖2中示出的圖像處理單元52中的ASIC-MRAM模塊91的結(jié)構(gòu)的示例的框圖，并且圖5B是示出ASIC-MRAM模塊91的存儲器布置的示例的示圖。首先，將參考圖5A描述ASIC-MRAM模塊91的內(nèi)部結(jié)構(gòu)。ASIC-MRAM模塊91包括：MRAM通用存儲單元911，所述MRAM通用存儲單元911存儲例如由ASIC521執(zhí)行的程序或在執(zhí)行程序時生成的工作數(shù)據(jù)以及由CPU511執(zhí)行的程序；MRAMSPD存儲單元912，所述MRAMSPD存儲單元912存儲包括ASIC-MRAM模塊91的特征信息（例如，最大可用時鐘頻率或信號定時）的串行存在檢測(SPD)；以及MRAM模式存儲單元913，所述MRAM模式存儲單元913存儲ASIC-MRAM模塊91的操作模式。另外，ASIC-MRAM模塊91包括：MRAM內(nèi)部控制器914，所述MRAM內(nèi)部控制器914經(jīng)由存儲器總線523a與ASIC-RAM控制器82（見圖3）執(zhí)行數(shù)據(jù)通信，經(jīng)由I2C總線523b與ASIC-I2C控制器86（見圖3）執(zhí)行數(shù)據(jù)通信，并且控制從MRAM通用存儲單元911、MRAMSPD存儲單元912以及MRAM模式存儲單元913的數(shù)據(jù)讀取和至MRAM通用存儲單元911、MRAMSPD存儲單元912以及MRAM模式存儲單元913的數(shù)據(jù)寫入。MRAM內(nèi)部控制器914控制存儲器總線523a與MRAM通用存儲單元911之間的數(shù)據(jù)的發(fā)送和接收，并且控制I2C總線523b與MRAMSPD存儲單元912之間和I2C總線523b與MRAM模式存儲單元913之間的數(shù)據(jù)的發(fā)送和接收。在此示例中，MRAM通用存儲單元911、MRAMSPD存儲單元912以及MRAM模式存儲單元913中的每一個都是MRAM。然而，本發(fā)明并不限于此。例如，考慮到存儲器總線523a和I2C總線523b的傳輸速度之間的差異，MRAM通用存儲單元911可以是MRAM，并且MRAMSPD存儲單元912和MRAM模式存儲單元913可以是EEPROM。設置在操作控制單元51中的CPU-MRAM模塊61（見圖3）具有與ASIC-MRAM模塊91相同的結(jié)構(gòu)。除了通用存儲單元不是MRAM而是DRAM之外，設置在操作控制單元51中的CPU-DRAM模塊62具有與ASIC-MRAM模塊91相同的基本結(jié)構(gòu)。接著，將參考圖5B描述ASIC-MRAM模塊91的存儲器布置。在此示例性實施方式中，作為設置在圖像處理單元52中的ASIC-MRAM模塊91的整個區(qū)域（MRAM通用存儲單元911）的存儲區(qū)域A00包括：CPU使用區(qū)域A01，所述CPU使用區(qū)域A01由設置在操作控制單元51中的CPU511使用；和ASIC使用區(qū)域A02，所述ASIC使用區(qū)域A02（與第二數(shù)據(jù)存儲區(qū)域相對應）由設置在圖像處理單元52中的ASIC521使用。CPU使用區(qū)域A01可由CPU511直接訪問，但是不可由ASIC521直接訪問。ASIC使用區(qū)域A02可由ASIC521直接訪問，但是不可由CPU511直接訪問。圖6是示出根據(jù)此示例性實施方式的可由CPU511訪問的存儲器映射的結(jié)構(gòu)的示例的示圖。設置在操作控制單元51中的CPU511基于存儲器映射從主存儲器512讀取數(shù)據(jù)并且向主存儲器512寫入數(shù)據(jù)。在圖6中示出的存儲器映射中，整個存儲區(qū)域A0包括基本上用作ROM的ROM區(qū)域A1和基本上用作RAM的RAM區(qū)域A2。在此示例性實施方式中，ROM區(qū)域A1布置為橫跨ASIC-MRAM模塊91和CPU-MRAM模塊61，RAM區(qū)域A2布置為橫跨CPU-MRAM模塊61和CPU-DRAM模塊62。其中，ROM區(qū)域A1包括：布置在ASIC-MRAM模塊91的CPU使用區(qū)域A01中的第一ROM區(qū)域A11，和布置在CPU-MRAM模塊61中的第二ROM區(qū)域A12。RAM區(qū)域A2包括：布置在CPU-MRAM模塊61中的第一RAM區(qū)域A21和布置在CPU-DRAM模塊62中的第二RAM區(qū)域A22。形成ROM區(qū)域A1的第一ROM區(qū)域A11包括第一重置向量存儲區(qū)域A111。第一重置向量存儲區(qū)域A111存儲第一初始程序加載器（IPL），所述第一初始程序加載器(IPL)是當圖像形成裝置1啟動時由操作控制單元51的CPU511（見圖2）執(zhí)行的程序。與第一ROM區(qū)域A11一起形成ROM區(qū)域A1的第二ROM區(qū)域A12包括第二重置向量存儲區(qū)域A121和程序存儲區(qū)域A122。其中，第二重置向量存儲區(qū)域A121存儲第二IPL，所述第二IPL是當圖像形成裝置1啟動時由操作控制單元51的CPU511執(zhí)行的程序。另外，作為程序存儲區(qū)域的示例的程序存儲區(qū)域A122存儲在完成啟動處理之后由CPU511執(zhí)行的程序文件。在此示例性實施方式中，第一IPL（與第二啟動程序相對應）存儲在圖像處理單元52的ASIC-MRAM模塊91中設置的第一重置向量存儲區(qū)域A111（與第二啟動程序存儲區(qū)域相對應）中，并且第二IPL（與第一啟動程序相對應）存儲在操作控制單元51的CPU-MRAM模塊61中設置的第二重置向量存儲區(qū)域A121（與第一啟動程序存儲區(qū)域相對應）中。在此示例性實施方式中，在CPU511重置以啟動圖像形成裝置1之后，選擇性地執(zhí)行第一IPL和第二IPL中的任一個。在此示例中，形成RAM區(qū)域A2的第一RAM區(qū)域A21和第二RAM區(qū)域A22用作工作區(qū)域A200，所述工作區(qū)域A200是第一數(shù)據(jù)存儲區(qū)域的示例并且臨時存儲當CPU511執(zhí)行程序時產(chǎn)生的數(shù)據(jù)，或者存儲用于當CPU511執(zhí)行處理時輸出至圖像形成裝置1的各部件的指示的數(shù)據(jù)。這樣，在此示例性實施方式中，RAM區(qū)域A2（工作區(qū)域A200）由具有不同存儲系統(tǒng)的兩個存儲器（CPU-MRAM模塊61的一部分和整個CPU-DRAM模塊62）形成。CPU511把設置在CPU-MRAM模塊61中的第一RAM區(qū)域A21和設置在CPU-DRAM模塊62中的第二RAM區(qū)域A22看作RAM區(qū)域A2。圖7是示出啟動例如圖1中示出的圖像形成裝置1的處理的流程圖。例如，當重置指示被輸入至控制單元50（具體地，操作控制單元51的CPU511）時執(zhí)行啟動處理。重置指示包括涉及關(guān)閉電源的重置指示和不涉及關(guān)閉電源的重置指示。在前一種情況中，當接收到涉及關(guān)閉電源的重置指示（例如，硬件重置）時，由所謂的冷啟動來執(zhí)行啟動處理。當接收到不涉及關(guān)閉電源的重置指示（例如，軟件重置）時，由所謂的熱啟動來執(zhí)行啟動處理。另外，例如，當經(jīng)由UI30向圖像形成裝置1提供電力時執(zhí)行前一種情況的冷啟動。例如，當圖像形成裝置1被設置為節(jié)電狀態(tài)（節(jié)電模式）時執(zhí)行后一種情況的熱啟動并且隨后圖像形成裝置1被指示返回正常狀態(tài)（從節(jié)電模式到正常模式）。當啟動處理開始時，對控制單元50的操作控制單元51中設置的CPU511進行重置，并且隨后解除重置（步驟11）。當重置解除時，判斷當前啟動處理是否是涉及關(guān)閉電源的冷啟動（步驟12）。當步驟12中的判斷結(jié)果是“是”時，即當當前啟動處理是冷啟動時，CPU511基于從設置在ASIC-MRAM模塊91中的第一ROM區(qū)域A11的第一重置向量存儲區(qū)域A111讀取的第一IPL，執(zhí)行啟動（下文中，稱為與第二啟動處理相對應的“ASIC-MRAM啟動”）（步驟13）。當步驟12中的判斷結(jié)果是“否”時，即當當前啟動處理不是冷啟動而是熱啟動時，CPU511基于從設置在CPU-MRAM模塊61中的第二ROM區(qū)域A12的第二重置向量存儲區(qū)域A121讀取的第二IPL，執(zhí)行啟動（下文中，稱為與第一啟動處理相對應的“CPU-MRAM啟動”）（步驟14）。這樣，在此示例性實施方式中，在針對CPU511的重置解除之后，根據(jù)重置前后的電力供應的狀態(tài)執(zhí)行改變啟動處理中使用的IPL的啟動選擇處理。圖8是示出圖7的步驟13中的ASIC-MRAM啟動期間的啟動處理的過程的流程圖。當選擇了ASIC-MRAM啟動時，在重置前后關(guān)閉電源，并且在CPU-RAM控制器72的易失性設置寄存器724中刪除了直到前次啟動處理之前存儲的寄存器設置值。因此，在ASIC-MRAM啟動的初始狀態(tài)中，在重置解除之后，設置在CPU511中的CPU-RAM控制器72難以直接訪問主存儲器512（CPU-MRAM模塊61和CPU-DRAM模塊62）。當選擇了ASIC-MRAM啟動時，即使當電源在重置前后關(guān)閉時，也能夠經(jīng)由PCIe總線53進行CPU511與ASIC521之間的通信。在此情況下，直至前次啟動處理之前存儲的寄存器設置值保持在ASIC-RAM控制器82的非易失性設置寄存器824中而沒有被刪除。因此，在ASIC-MRAM啟動的初始狀態(tài)中，在重置解除之后，CPU511可直接訪問連接至ASIC521的主存儲器522（設置在ASIC-MRAM模塊91中的CPU使用區(qū)域A01）。在ASIC-MRAM啟動中，首先，CPU核71經(jīng)由CPU內(nèi)部總線77、CPU/PCIe接口75、PCIe總線53、ASIC內(nèi)部總線87以及ASIC-RAM控制器82從設置在ASIC-MRAM模塊91中的第一ROM區(qū)域A11的第一重置向量存儲區(qū)域A111讀取所述第一IPL，并且執(zhí)行所述第一IPL（步驟101）。然后，設置中斷向量（步驟102）并且將圖6中示出的存儲器映射設置為主存儲器512（步驟103）。隨后，初始化CPU-I2C控制器76（步驟104）。隨后，經(jīng)由初始化的CPU-I2C控制器76從設置在CPU-MRAM模塊61中的MRAMSPD存儲單元（未示出）和設置在CPU-DRAM模塊62中的DRAMSPD存儲單元（未示出）獲得各SPD（步驟105）。隨后，初始化CPU-RAM控制器72（步驟106）。在步驟106中，訓練電路723基于在步驟105中獲得的SPD來執(zhí)行用于優(yōu)化CPU-RAM控制器72和主存儲器512（CPU-MRAM模塊61和CPU-DRAM模塊62）之間經(jīng)由存儲器總線513a的通信條件的訓練序列并且獲得優(yōu)化的設置值。隨后，將通過訓練序列獲得的結(jié)果作為寄存器設置值寫入至易失性設置寄存器724。隨后，對設置在CPU-MRAM模塊61中的MRAM模式存儲單元（未示出）和設置在CPU-DRAM模塊62中的DRAM模式存儲單元（未示出）進行初始化（步驟107）。隨后，將作為訓練序列的結(jié)果獲得的關(guān)于操作模式的信息存儲在設置在CPU-MRAM模塊61中的MRAM模式存儲單元（未示出）和設置在CPU-DRAM模塊62中的DRAM模式存儲單元（未示出）的每一個中。隨后，對設置在CPU核71中的內(nèi)部寄存器（未示出）進行設置（步驟108），并且對設置在CPU-MRAM模塊61中的MRAM通用存儲單元（未示出）和設置在CPU-DRAM模塊62中的DRAM通用存儲單元（未示出）的狀態(tài)進行診斷（檢查）（檢查存儲單元中是否發(fā)生錯誤）（步驟109）。在此示例中，CPU核71的內(nèi)部寄存器是易失性存儲器。隨后，CPU核71完成第一IPL的執(zhí)行并且開始執(zhí)行從設置在CPU-MRAM模塊61中的程序存儲區(qū)域A122讀取的程序（步驟110）。隨后，例如，執(zhí)行CPU/PCIe接口75的初始化、經(jīng)由CPU/PCIe接口75和PCIe總線53的ASIC521的初始化以及發(fā)送和接收單元40的初始化，以將圖像形成裝置1設置為可用狀態(tài)。以此方式，完成ASIC-MRAM啟動期間的啟動處理。圖9是示出圖7的步驟14中的CPU-MRAM啟動期間的啟動處理的過程的流程圖。當選擇了CPU-MRAM啟動時，電源在重置前后沒有關(guān)閉，并且直至前次啟動處理之前所存儲的寄存器設置值保持在CPU-RAM控制器72的易失性設置寄存器724中而沒有被刪除。因此，在CPU-MRAM啟動的初始狀態(tài)中，與ASIC-MRAM啟動不同，在重置解除之后，設置在CPU511中的CPU-RAM控制器72可直接訪問主存儲器512（CPU-MRAM模塊61和CPU-DRAM模塊62）。在CPU-MRAM啟動中，首先，CPU核71經(jīng)由CPU內(nèi)部總線77和CPU-RAM控制器72從設置在CPU-MRAM模塊61中的第二ROM區(qū)域A12的第二重置向量存儲區(qū)域A121讀取第二IPL，并且執(zhí)行第二IPL（步驟201）。隨后，對CPU核71中設置的內(nèi)部寄存器（未示出）進行設置（步驟202）。隨后，CPU核71完成第二IPL的執(zhí)行并且開始執(zhí)行從程序存儲區(qū)域A122讀取的程序（步驟203）。隨后，例如，執(zhí)行CPU/PCIe接口75的初始化、經(jīng)由CPU/PCIe接口75和PCIe總線53的ASIC521的初始化以及發(fā)送和接收單元40的初始化，以將圖像形成裝置1設置為可用狀態(tài)。以此方式，完成CPU-MRAM啟動期間的啟動處理。這樣，與步驟13（見圖7）中的ASIC-MRAM啟動（見圖8）相比，在步驟14（見圖7）中的CPU-MRAM啟動（見圖9）中，執(zhí)行省略了各種初始設置的啟動處理。因此，能夠減少啟動處理需要的時間。在圖8中示出ASIC-MRAM啟動的流程圖中，由粗框表示的步驟對應于圖9中示出的CPU-MRAM啟動中省略的步驟。在此示例性實施方式中，例如，當電源開啟時，刪除CPU511中設置的CPU-RAM控制器72的易失性設置寄存器724中存儲的內(nèi)容（設置寄存器）。因此，即使當操作控制單元51中的CPU511與主存儲器512之間的通信不可用時，仍保持了ASIC521中設置的ASIC-RAM控制器82的非易失性設置寄存器824中存儲的內(nèi)容（設置寄存器）并且操作控制單元51的CPU511與圖像處理單元52的主存儲器522進行通信。另外，第一IPL存儲在圖像處理單元52的主存儲器522（具體來說，設置在ASIC-MARM模塊91中的CPU使用區(qū)域A01(＝第一ROM區(qū)域A11））中。以此方式，能夠執(zhí)行圖像形成裝置1的啟動處理（ASIC-MRAM啟動）。當執(zhí)行第一IPL時，能夠在操作控制單元51中執(zhí)行CPU511與主存儲器512之間的通信，并且能夠從主存儲器512（具體來說，設置在CPU-MRAM模塊61中的第二ROM區(qū)域A12）讀取程序并且執(zhí)行所述程序。在此示例性實施方式中，當CPU511中設置的CPU-RAM控制器72的易失性設置寄存器724中存儲的內(nèi)容（設置寄存器）在例如模式從節(jié)電模式返回的過程中保持時，第一IPL被存儲在操作控制單元51的主存儲器512（具體來說，設置在CPU-MRAM模塊61中的第二ROM區(qū)域A12）中。以此方式，能夠執(zhí)行圖像形成裝置1的啟動處理（CPU-MRAM啟動）。在此情況中，例如，CPU-RAM控制器72可以不初始化。因此，與ASIC-MRAM啟動中的啟動處理所需要的時間相比，能夠減少CPU-MRAM啟動中的啟動處理所需要的時間。在嵌入式系統(tǒng)中，通常，在CPU511中使用商用產(chǎn)品，而在ASIC521中使用具有定制功能的專用產(chǎn)品。在通常的CPU511中，在許多情況下，易失性存儲器用作設置寄存器，而非易失性存儲器很少用作設置寄存器。相反，由于ASIC521被制造為專用產(chǎn)品，因此非易失性存儲器通常用作設置寄存器。在此示例性實施方式中，主存儲器512包括CPU-MRAM模塊61和CPU-DRAM模塊62，但是本發(fā)明不限于此。例如，可僅使用CPU-MRAM模塊61來形成主存儲器512。在此示例性實施方式中，CPU-MRAM模塊61和ASIC-MRAM模塊91分別用作主存儲器512和主存儲器522中的非易失性存儲器，但是本發(fā)明不限于此。例如，F(xiàn)eRAM（鐵電RAM）、PRAM（相變RAM）或ReRAM（電阻RAM）可用作主存儲器512或主存儲器522中使用的非易失性存儲器。在此示例性實施方式中，設置在ASIC-RAM控制器82中的非易失性設置寄存器824是MRAM，但是本發(fā)明不限于此。例如，非易失性設置寄存器824可以是FeRAM、PRAM或ReRAM。為了例示和說明的目的，已經(jīng)提供了對本發(fā)明的示例性實施方式的上文描述。并非旨在對本發(fā)明進行窮盡或者將本發(fā)明限于所公開的精確形式。顯而易見的是本領(lǐng)域的普通技術(shù)人員能夠想到大量修改例和變型例。為了最佳地解釋本發(fā)明的原理及其實際應用選擇并描述了這些實施方式，由此使得本領(lǐng)域的其他技術(shù)人員能夠針對各種實施方式并設想出適合具體應用的各種修改來理解本發(fā)明。本發(fā)明的范圍由隨附權(quán)利要求及其等同物來限定。