專利名稱：基于芯片陣列的在線加載系統(tǒng)及其方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在線加載系統(tǒng)及方法，特別是涉及一種基于芯片陣列的在線加載系統(tǒng)及其方法。
背景技術(shù)：
JTAG(Joint Test Action Group,聯(lián)合測(cè)試行動(dòng)小組)接口是IEEE技術(shù)委員會(huì)的聯(lián)合測(cè)試行動(dòng)小組所制定的測(cè)試標(biāo)準(zhǔn)(IEEE 1149. 1-1990)接口是，使得用戶可以測(cè)試器件的邏輯和PCB板(印刷電路板)上的各器件的內(nèi)部連接。目前它是國(guó)際上最流行的ICE技術(shù)，眾多的芯片廠家都在自己的產(chǎn)品中加入了 JTAG接口，以便用戶調(diào)試?，F(xiàn)有JTAG調(diào)試技術(shù)的常用做法是采用JTAG仿真器通過信號(hào)線與目標(biāo)系統(tǒng)FPGA (Field — Programmable Gate Array,即現(xiàn)場(chǎng)可編程門陣列)/CPU (中央處理器)/DSP((Digital Signal Processing,數(shù)字信號(hào)處理)連接，另一端通過PC機(jī)并口與計(jì)算機(jī)連接。通過PC機(jī)上運(yùn)行的JTAG軟件對(duì)相應(yīng)芯片進(jìn)行在線調(diào)試。除了調(diào)試功能外，JTAG接口還可用于加載配置數(shù)據(jù)。通過JTAG接口進(jìn)行加載，需要芯片的支持，配置數(shù)據(jù)串行載入芯片中。通常對(duì)于單板上有兩個(gè)以上具有JTAG功能(符合IEEE Std 1149. I標(biāo)準(zhǔn))的芯片，不同廠家、不同種類的芯片常會(huì)采用獨(dú)立的JTAG仿真器進(jìn)行調(diào)試和加載。就目前已有的研究判斷，該方案有如下缺陷(I)靈活性低、維護(hù)性差。如果需要調(diào)試和配置的芯片數(shù)量多，需要對(duì)每個(gè)芯片進(jìn)行單獨(dú)互連加載，增加了工作時(shí)間。(2)資源浪費(fèi)嚴(yán)重。芯片類型不同(如DSP和FPGA)，其JTAG接口會(huì)存在一定的差異。如果需要加載不同類型的芯片，需要多個(gè)JTAG仿真器，增加了系統(tǒng)復(fù)雜性。(3)在線加載困難。由于各芯片處于不同模型塊上，加載需要手動(dòng)支持，無法實(shí)現(xiàn)軟件的自動(dòng)切換在線加載。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種基于芯片陣列的在線加載系統(tǒng)及其方法，其實(shí)現(xiàn)對(duì)不同類型、不同廠家的多芯片進(jìn)行配置數(shù)據(jù)的加載，且只使用一個(gè)外接JTAG仿真器與PC機(jī)連接便可對(duì)系統(tǒng)內(nèi)的芯片組進(jìn)行加載，屏蔽了不同芯片之間JTAG接口的差異性。本發(fā)明是通過下述技術(shù)方案來解決上述技術(shù)問題的一種基于芯片陣列的在線加載系統(tǒng)，其特征在于，其包括PC機(jī)、JTAG仿真器、主控FPGA芯片陣列、第一混合模塊、第二混合模塊，JTAG仿真器的一端與PC機(jī)連接，JTAG仿真器的另一端與主控FPGA芯片陣列的一個(gè)10端口，第一混合模塊、第二混合模塊與主控FPGA芯片陣列連接；第一混合模塊、第二混合模塊都具有芯片組，芯片組包括一個(gè)FPGA芯片、一個(gè)DSP芯片和一個(gè)CPU芯片，F(xiàn)PGA芯片具有第三JTAG接口，DSP芯片具有第四JTAG接口，CPU芯片具有第五JTAG接口，第三JTAG接口、第四JTAG接口、第五JTAG接口分別連接至主控FPGA芯片陣列的三個(gè)10端口上，主控FPGA芯片陣列包括第一寄存器、第二寄存器、第三寄存器、第四寄存器，第一寄存器中的三個(gè)變量分別指向第二寄存器、第三寄存器、第四寄存器；第二寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中FPGA芯片的第三JTAG接口連接的IO端口 ；第三寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中DSP芯片的第四JTAG接口連接的IO端口 ；第四寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中CPU芯片的第五JTAG接口連接的IO端口。優(yōu)選地，所述JTAG仿真器的一端通過PC機(jī)并口與PC機(jī)連接。優(yōu)選地，所述PC機(jī)安裝有一個(gè)用于進(jìn)行主控程序編程的JTAG編程器，通過運(yùn)行PC機(jī)上的主控程序進(jìn)行芯片組的JTAG加載，PC機(jī)安裝有一個(gè)存儲(chǔ)器，存儲(chǔ)器中存儲(chǔ)有配置數(shù)據(jù)。優(yōu)選地，所述JTAG仿真器具有第一 JTAG接口，主控FPGA芯片陣列具有第二 JTAG接口，第一 JTAG接口與第二 JTAG接口連接。優(yōu)選地，所述第一 JTAG接口具有兩部分一部分JTAG接口就是四線的主控FPGA 芯片陣列的JTAG接口，用于向主控FPGA芯片陣列加載主控程序；另一部分JTAG接口是用于傳輸配置數(shù)據(jù)給需加載的芯片組。優(yōu)選地，所述芯片組中相同類型的芯片放在一組且連接到主控FPGA芯片陣列的IO 端口。本發(fā)明還提供一種基于芯片陣列的在線加載系統(tǒng)的加載方法，其特征在于，所述加載方法采用權(quán)利5所述的基于芯片陣列的在線加載系統(tǒng)，所述加載方法包括以下步驟SI、將JTAG仿真器與PC機(jī)、主控FPGA芯片陣列連接；S2、將第一混合模塊、第二混合模塊中需加載的芯片組的JTAG接口連接到主控FPGA芯片陣列的IO端口上；S3、編寫主控程序使主控FPGA芯片陣列具備開關(guān)選擇功能以及JTAG鏈路管理功倉(cāng)泛;S4、通過JTAG仿真器對(duì)主控FPGA芯片陣列進(jìn)行調(diào)試、加載主控程序，加載完成后，主控FPGA芯片陣列根據(jù)設(shè)計(jì)的主控程序具備了開關(guān)選擇功能以及JTAG鏈路管理功能；S5、按照預(yù)先設(shè)定的程序，主控FPGA芯片陣列順序選擇JTAG路徑、對(duì)目標(biāo)芯片組進(jìn)行驗(yàn)證和加載；S6、加載完一個(gè)芯片組后，主控FPGA芯片陣列將選擇下一條JTAG路徑對(duì)剩下的目標(biāo)芯片組進(jìn)行加載，直至完成全部芯片的加載；S7、加載結(jié)束,給出系統(tǒng)報(bào)告。優(yōu)選地，所述目標(biāo)芯片組在加載前，必須選通此芯片組與主控FPGA芯片陣列之間的JTAG路徑；通過驗(yàn)證目標(biāo)芯片組查看JTAG路徑是否選對(duì)。優(yōu)選地，所述目標(biāo)芯片組的驗(yàn)證是基于JTAG仿真器的調(diào)試功能。本發(fā)明的積極進(jìn)步效果在于本發(fā)明需要定制JTAG仿真器和主控程序的支持，通過軟/硬件協(xié)同作用，完成全部芯片的加載，從而有效地提高了加載的效率。而且，本發(fā)明實(shí)現(xiàn)對(duì)不同類型、不同廠家的多芯片進(jìn)行配置數(shù)據(jù)的加載，且只使用一個(gè)外接JTAG仿真器與PC機(jī)連接便可對(duì)系統(tǒng)內(nèi)的芯片組進(jìn)行加載，屏蔽了不同芯片組之間JTAG接口的差異性。


圖I為本發(fā)明基于芯片陣列的在線加載系統(tǒng)的一個(gè)原理框圖。圖2為本發(fā)明實(shí)例中芯片組與主控FPGA芯片陣列之間連接關(guān)系圖。圖3為本發(fā)明實(shí)例中系統(tǒng)加載流程圖。
具體實(shí)施例方式下面結(jié)合附圖給出本發(fā)明較佳實(shí)施例，以詳細(xì)說明本發(fā)明的技術(shù)方案。如圖I所示，本發(fā)明基于芯片陣列的在線加載系統(tǒng)包括PC機(jī)、JTAG仿真器、主控FPGA芯片陣列、至少兩個(gè)混合模塊(即第一混合模塊、第二混合模塊)，JTAG仿真器的一端與PC機(jī)連接，具體來說JTAG仿真器的一端通過PC機(jī)并口與PC機(jī)連接，JTAG仿真器的另一端與主控FPGA芯片陣列的第一寄存器reg_0的一個(gè)IO (輸入輸出)端口連接，第一混合模塊、第二混合模塊與主控FPGA芯片陣列連接。每個(gè)混合模塊具有芯片組(第一芯片組和第二芯 片組)，芯片組包括一個(gè)FPGA芯片、一個(gè)DSP芯片和一個(gè)CPU芯片，F(xiàn)PGA芯片為XC5VSX95T型芯片，DSP芯片為TI公司的TMS320C6455型芯片，CPU芯片選定freescale (飛思卡爾)公司的MPC8548型芯片，F(xiàn)PGA芯片具有第三JTAG接口，DSP芯片具有第四JTAG接口，CPU芯片具有第五JTAG接口，分別將兩組FPGA芯片的第三JTAG接口、DSP芯片的第四JTAG接口、CPU芯片的第五JTAG接口分別連接至主控FPGA芯片陣列的第二寄存器reg_l的IO端口、第三寄存器reg_2的IO端口、第四寄存器reg_3的IO端口上。如圖I和圖2所示，主控FPGA芯片陣列包括四個(gè)寄存器，具體是第一寄存器reg_0、第二寄存器reg_l、第三寄存器reg_2、第四寄存器reg_3，第一寄存器reg_0中的第一變量a0、第二變量b0、第三變量CO分別指向其他三個(gè)寄存器reg_l、reg_2、reg_3 ;第二寄存器reg_l中的第四變量al、第五變量bl分別指向與第一混合模塊、第二混合模塊中FPGA芯片的第三JTAG接口連接的IO端口 ；第三寄存器reg_2中的第六變量a2、第七變量b2分別指向與第一混合模塊、第二混合模塊中DSP芯片的第四JTAG接口連接的IO端口 ；第四寄存器reg_3中的第八變量a3、第九變量b3分別指向與第一混合模塊、第二混合模塊中CPU芯片的第五JTAG接口連接的IO端口。JTAG仿真器具有第一 JTAG接口，主控FPGA芯片陣列具有第二 JTAG接口，第一 JTAG與第二 JTAG接口連接，第一 JTAG接口、第二 JTAG接口、第三JTAG接口、第四JTAG接口、第五JTAG接口考慮到FPGA芯片、DSP芯片和CPU芯片的JTAG插座的差異性，屏蔽了不同芯片組之間JTAG接口的差異性。JTAG仿真器包含表I所列的所有管腳，這些管腳全部連接到主控FPGA上與第一寄存器reg_0相連的IO端口，芯片組中的各型芯片就可以通過各自的JTAG接口分別接入與第二寄存器reg_l、第三寄存器reg_2、第四寄存器reg_3相連的IO端口，無需考慮彼此JTAG接口管腳的差異，不同的芯片中JTAG管腳是可以共用，如表I中可以設(shè)計(jì)一種包含所有芯片共有JTAG管腳和差異管腳的插頭，當(dāng)需要加載時(shí)將JTAG仿真器插入共用插頭，就可以在同一個(gè)JTAG插頭上實(shí)現(xiàn)不同器件的加載，從而實(shí)現(xiàn)屏蔽不同器件的差異性。第一 JTAG接口具有兩部分一部分JTAG接口就是四線的主控FPGA芯片陣列的JTAG接口，用于向主控FPGA芯片陣列加載主控程序；另一部分JTAG接口是用于傳輸配置數(shù)據(jù)給需加載的芯片組，因?yàn)镈SP芯片、CPU芯片和FPGA芯片的JTAG配置模式有一定的差異，使用的管腳也有所不同，因此這部分接口必須包括所有的管腳，具體如表I所示。表I
權(quán)利要求
1.一種基于芯片陣列的在線加載系統(tǒng)，其特征在于，其包括PC機(jī)、JTAG仿真器、主控FPGA芯片陣列、第一混合模塊、第二混合模塊，JTAG仿真器的一端與PC機(jī)連接，JTAG仿真器的另一端與主控FPGA芯片陣列的一個(gè)IO端口連接，第一混合模塊、第二混合模塊與主控FPGA芯片陣列連接；第一混合模塊、第二混合模塊都具有芯片組，芯片組包括一個(gè)FPGA芯片、一個(gè)DSP芯片和一個(gè)CPU芯片，F(xiàn)PGA芯片具有第三JTAG接口，DSP芯片具有第四JTAG接口，CPU芯片具有第五JTAG接口，第三JTAG接口、第四JTAG接口、第五JTAG接口分別連接至主控FPGA芯片陣列的三個(gè)IO端口上，主控FPGA芯片陣列包括第一寄存器、第二寄存器、第三寄存器、第四寄存器，第一寄存器中的三個(gè)變量分別指向第二寄存器、第三寄存器、第四寄存器；第二寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中FPGA芯片的第三JTAG接口連接的IO端口 ；第三寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中DSP芯片的第四JTAG接口連接的IO端口 ；第四寄存器中的兩個(gè)變量分別指向與第一混合模塊、第二混合模塊中CPU芯片的第五JTAG接口連接的IO端口。
2.如權(quán)利要求I所述的基于芯片陣列的在線加載系統(tǒng)，其特征在于，所述JTAG仿真器的一端通過PC機(jī)并口與PC機(jī)連接。
3.如權(quán)利要求2所述的基于芯片陣列的在線加載系統(tǒng)，其特征在于，所述PC機(jī)安裝有一個(gè)用于進(jìn)行主控程序編程的JTAG編程器，通過運(yùn)行PC機(jī)上的主控程序進(jìn)行芯片組的JTAG加載，PC機(jī)安裝有一個(gè)存儲(chǔ)器，存儲(chǔ)器中存儲(chǔ)有配置數(shù)據(jù)。
4.如權(quán)利要求3所述的基于芯片陣列的在線加載系統(tǒng)，其特征在于，所述JTAG仿真器具有第一 JTAG接口，主控FPGA芯片陣列具有第二 JTAG接口，第一 JTAG接口與第二 JTAG接口連接。
5.如權(quán)利要求4所述的基于芯片陣列的在線加載系統(tǒng)，其特征在于，所述第一JTAG接口具有兩部分一部分JTAG接口就是四線的主控FPGA芯片陣列的JTAG接口，用于向主控FPGA芯片陣列加載主控程序；另一部分JTAG接口是用于傳輸配置數(shù)據(jù)給需加載的芯片組。
6.如權(quán)利要求5所述的基于芯片陣列的在線加載系統(tǒng)，其特征在于，所述芯片組中相同類型的芯片放在一組且連接到主控FPGA芯片陣列的IO端口。
7.一種基于芯片陣列的在線加載系統(tǒng)的加載方法，其特征在于，所述加載方法采用權(quán)利6所述的基于芯片陣列的在線加載系統(tǒng)，所述加載方法包括以下步驟 51、將JTAG仿真器與PC機(jī)、主控FPGA芯片陣列連接； 52、將第一混合模塊、第二混合模塊中需加載的芯片組的JTAG接口連接到主控FPGA芯片陣列的IO端口上； 53、編寫主控程序使主控FPGA芯片陣列具備開關(guān)選擇功能以及JTAG鏈路管理功能； 54、通過JTAG仿真器對(duì)主控FPGA芯片陣列進(jìn)行調(diào)試、加載主控程序，加載完成后,主控FPGA芯片陣列根據(jù)設(shè)計(jì)的主控程序具備了開關(guān)選擇功能以及JTAG鏈路管理功能； 55、按照預(yù)先設(shè)定的程序，主控FPGA芯片陣列順序選擇JTAG路徑、對(duì)目標(biāo)芯片組進(jìn)行驗(yàn)證和加載； 56、加載完一個(gè)芯片組后，主控FPGA芯片陣列將選擇下一條JTAG路徑對(duì)剩下的目標(biāo)芯片組進(jìn)行加載，直至完成全部芯片的加載； 57、加載結(jié)束,給出系統(tǒng)報(bào)告。
8.如權(quán)利要求7所述的基于芯片陣列的在線加載系統(tǒng)的加載方法，其特征在于，所述目標(biāo)芯片組在加載前，必須選通此芯片組與主控FPGA芯片陣列之間的JTAG路徑；通過驗(yàn)證目標(biāo)芯片組查看JTAG路徑是否選對(duì)。
9.如權(quán)利要求8所述的基于芯片陣列的在線加載系統(tǒng)的加載方法，其特征在于，所述目標(biāo)芯片組的驗(yàn)證是基于JTAG仿真器的調(diào)試功能。
全文摘要
本發(fā)明公開一種基于芯片陣列的在線加載系統(tǒng)及其方法，該加載系統(tǒng)包括PC機(jī)等，JTAG仿真器的一端與PC機(jī)連接，JTAG仿真器的另一端與主控FPGA芯片陣列的一個(gè)IO端口連接，第一混合模塊、第二混合模塊與主控FPGA芯片陣列連接；每個(gè)混合模塊都具有芯片組，芯片組包括一個(gè)FPGA芯片、一個(gè)DSP芯片和一個(gè)CPU芯片，F(xiàn)PGA芯片具有第三JTAG接口，DSP芯片具有第四JTAG接口，CPU芯片具有第五JTAG接口，第三JTAG接口、第四JTAG接口、第五JTAG接口分別連接至主控FPGA芯片陣列的三個(gè)IO端口上，主控FPGA芯片陣列包括第一寄存器等。本發(fā)明實(shí)現(xiàn)對(duì)不同類型的多芯片進(jìn)行配置數(shù)據(jù)的加載。
文檔編號(hào)G06F15/76GK102929651SQ20121035702
公開日2013年2月13日 申請(qǐng)日期2012年9月21日 優(yōu)先權(quán)日2012年9月21日
發(fā)明者羿昌宇, 吳玉寧 申請(qǐng)人:中國(guó)航空無線電電子研究所