技術總結
本發(fā)明涉及一種乘加器，所述乘加器包括一個以上的子乘加器，所述乘加器包括兩個子乘加器，每個所述子乘加器具體包括：部分積產生器，用于對小于第一位數閾值的乘數和小于第一位數閾值的被乘數相乘，獲得部分積數據；部分積壓縮器，用于對所述部分積數據進行壓縮處理，獲得部分積壓縮數據；累加壓縮器，用于對所述部分積壓縮數據，以及加法數據做累加處理，獲得求和數據。本發(fā)明的乘加器可以實現1個18*18bit或2個并行9*9bit的乘法、加法和累加操作，資源利用率高；在操作數較大位寬時提高了運算速度；在操作數較小位寬時，提高了資源的利用率。

技術研發(fā)人員：王軍寧;鄒麗娜;朱建彰;王強
受保護的技術使用者：京微雅格（北京）科技有限公司
文檔號碼：201210041630
技術研發(fā)日：2012.02.21
技術公布日：2016.12.14