專利名稱：伽羅瓦域乘法/乘法一加法乘法累加的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在一個周期中能夠執(zhí)行乘法/乘法-加法/乘法累加運算的伽羅瓦域乘法/乘法-加法/乘法累加系統(tǒng)。
相關(guān)申請本申請要求以下美國臨時申請的優(yōu)先權(quán)Stein等人于2001年11月30日申請的標(biāo)題為“GF2-ALU”的美國臨時申請第60/334,662號(AD-239J)；Stein等人于2001年12月18日申請的標(biāo)題為“使用GF2-ALU的伽羅瓦域乘法加法(MPA)”的美國臨時申請第60/341,635號(AD-299J)；Stein等人于2001年12月18日申請的標(biāo)題為“使用GF2-ALU和8路并行邏輯單元表的數(shù)據(jù)加密標(biāo)準(zhǔn)方法(DES)”的美國臨時申請第60/341,711號(AD-297J)，以及Stein等人于2001年11月30日申請的標(biāo)題為“伽羅瓦域乘法器系統(tǒng)”的美國臨時申請第60/334,510號(AD-240J)。
背景技術(shù)：
在很多應(yīng)用中都要用到伽羅瓦域乘法，乘法-加法及乘法-累加運算。例如，在執(zhí)行諸如Reed-Solomon的前向差錯控制(FEC)編碼方案時，必須在伽羅瓦域使用多項式計算十六個校正子(syndrome)。這是通過使用Homer規(guī)則遞歸完成的。例如，1+x+x2+x3+x4也可以遞歸寫成x(x(x(x+1)+1)+1)+1，這需要一系列的乘法-加法運算。在預(yù)先加密標(biāo)準(zhǔn)(AES)密碼函數(shù)中對于MixColumn變換需要進(jìn)行乘法-累加運算，在此，一個向量乘以一個矩陣。在超長指令字(VLIW)處理器中有許多計算部件例如，乘法器、加法器和移位器。因此任何時候當(dāng)一個數(shù)值在進(jìn)行乘法運算時，前一個乘法的乘積可以進(jìn)行加法運算。
這種同時性的運算或者流水線技術(shù)使得完全處理一長串的n個數(shù)值只需要n+1個周期，而不需要2n個周期。然而在較小的處理器中，一個計算部件必須執(zhí)行所有的功能，每個數(shù)值需要兩個周期完成乘法和加法運算，因此處理一組n個數(shù)值需要2n個周期。

發(fā)明內(nèi)容
因此本發(fā)明的一個目的是提供一種改進(jìn)的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)。
本發(fā)明的另一個目的是提供一種在一個周期中能夠執(zhí)行乘法/乘法-加法/乘法-累加運算的改進(jìn)的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)。
本發(fā)明的另一個目的是提供一種能夠不需要額外的邏輯電路而提高性能的改進(jìn)的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)。
本發(fā)明的另一個目的是提供一種改進(jìn)的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，該系統(tǒng)在一個周期中能執(zhí)行乘法或乘法和加法或乘法和累加運算。
本發(fā)明源于一種改進(jìn)的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)的實現(xiàn)，這種系統(tǒng)通過使用一種伽羅瓦域加法器電路、在GF(2n)乘二進(jìn)制多項式的多項式乘法器電路、伽羅瓦域線性變換器電路以及存儲電路，只用很少或不用額外的邏輯電路，在一個周期中執(zhí)行乘法或乘法和加法或乘法和累加運算，用于在單個周期中將來自乘法器的第一和第二多項式的乘積與第三多項式相加。
本發(fā)明特征在于一種伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，包括一個乘法器電路，用于在伽羅瓦域?qū)蓚€帶系數(shù)的多項式相乘以獲得它們的乘積，以及一個伽羅瓦域線性域變換器電路，其響應(yīng)乘法器電路，以預(yù)測該多項式乘積對一個不可約分多項式的模余數(shù)。一個存儲電路為伽羅瓦域線性變換器電路提供一組系數(shù)以對一個預(yù)定的不可約分多項式預(yù)測模余數(shù)。一個伽羅瓦域加法器電路，將乘法器電路的乘積與帶系數(shù)的第三多項式在伽羅瓦域相加，以在單個周期中執(zhí)行乘法和加法運算。
在優(yōu)選的實施方案中，第三多項式可以是加法恒等多項式，并且加法運算可以為空。乘積可以遞歸地反饋作為第三多項式并且加法器電路可以執(zhí)行一個乘法-累加運算。乘積可以傳送到第一輸出寄存器，而乘法-加法/乘法-累加結(jié)果可以傳送到第二輸出寄存器。伽羅瓦域加法器電路可能包括多個與伽羅瓦域線性變換器電路相關(guān)的加法器單元，用于在一個周期中將第三多項式與第一和第二多項式的乘積合并。


根據(jù)下面對一個優(yōu)選的實施方案的描述和參照附圖，本領(lǐng)域的技術(shù)人員將想到本發(fā)明的其它目的、特征及優(yōu)點，其中圖1是一個根據(jù)本發(fā)明的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)的簡化框圖；圖2是圖1所示的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)詳細(xì)框圖；圖3是圖1所示的伽羅瓦域線性變換器單元的示意圖，說明為實現(xiàn)預(yù)測結(jié)果，它的單元和那些相關(guān)的存儲單元的編程；圖4是對于圖1所示的乘法器電路在GF(2n)乘二進(jìn)制多項式的一個多項式乘法器單元的示意圖；圖5是用于圖1所示的存儲電路的一個存儲裝置的示意圖；圖6是圖1所示的伽羅瓦域線性變換器電路的一個單元的示意圖；圖7是類似于圖2，根據(jù)本發(fā)明的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)的另一種結(jié)構(gòu)圖；圖8是類似于圖2，根據(jù)本發(fā)明的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)的另一種結(jié)構(gòu)圖；圖9是根據(jù)本發(fā)明的乘法和累加(MAC)的例子；以及圖10是根據(jù)本發(fā)明的乘法和加法(MPA)的例子。
具體實施例方式
除了下面公開的一個或多個優(yōu)選實施例，本發(fā)明可以有其它的實施例，并且可以以不同的方式應(yīng)用或?qū)嵤Ｒ虼?，?yīng)當(dāng)理解為本發(fā)明并不局限于以下說明中陳述或附圖中示意的詳細(xì)結(jié)構(gòu)和部件配置的應(yīng)用。
圖1所示為一個伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)10，其能夠選擇性地將寄存器14和寄存器16中的數(shù)值相乘并將它們的乘積提供給輸出寄存器11，或者將寄存器14和寄存器16中的數(shù)值相乘，并將它們的乘積與寄存器15中的數(shù)值求和，然后將結(jié)果提供給輸出寄存器11。
在說明圖2以及下列等等的本發(fā)明的實施方案之前，下面先簡要地討論一下伽羅瓦域乘法和加法的特性和運算。
伽羅瓦域GF(n)是一組元素，在其上能夠執(zhí)行兩個二進(jìn)制運算。加法和乘法必須滿足交換律、結(jié)合律和分配律。一個具有有限數(shù)目元素的域是一個有限域。二元域的一個例子是在模2加法和模2乘法下的集合{0，1}，并表示為GF(2)。模2加法和乘法運算由下圖所示的表格定義。第一行和第一列表示對伽羅瓦域加法器和乘法器的輸入。例如，1+1＝0和1*1＝1。
模2加法(XOR)

模2乘法(AND)

通常，如果p是任何一個素數(shù)，則GF(p)是一個具有p個元素的有限域，并且GF(pm)是一個具有pm個元素的擴(kuò)展域。另外，該域的各個元素可以通過一個域元素α自乘到不同冪次生成一個域元素α的各個冪次。例如GF(256)有256個元素，這256個元素都可以通過基本元素α自乘到256個不同冪次生成。
另外，系數(shù)是二進(jìn)制的多項式屬于GF(2)。如果一個多項式不能被GF(2)上次數(shù)大于零小于m的任何多項式整除，則說GF(2)上的m次多項式是不可約分的。多項式F(X)＝X2+X+1是一個不可約分的多項式，因為它不能被X或X+1整除。一個整除X2m-1+1的m次不可約分多項式被稱為一個基本多項式。對于給定的m，可以有一個以上基本多項式。經(jīng)常用于大多數(shù)通信標(biāo)準(zhǔn)的一個m＝8的基本多項式的例子為F(X)＝x8+x4+x3+x2+x+1。
由于伽羅瓦域加法與模加運算一樣，因此容易用軟件實現(xiàn)。例如，如果29和16是GF(28)上的兩個元素，則它們的加法運算可以簡單地通過下面的XOR運算完成29(11101)16(10000)＝13(01101)。
另一方面，伽羅瓦域乘法要稍微復(fù)雜一些，如下面的例子所示，其通過基本元素α的重復(fù)乘法來計算GF(24)的所有元素。為了生成GF(24)的域元素，如下選擇一個次數(shù)m＝4的基本多項式G(X)G(X)＝X4+X+1。為了使乘法為求模運算，使得該乘法的結(jié)果仍然是域中的元素，任何具有第五位組(bit set)的元素通過使用如下的恒等式F(α)＝α4+α+1＝0生成一個4位結(jié)果。通過設(shè)置α4＝1+α，重復(fù)使用本恒等式生成域中不同的元素。因此，域中的元素可以列舉如下{0，1，α，α2，α3，1+α，α+α2，α2+α3，1+α+α3，...1+α3}由于α是GF(24)的基本元素，其可設(shè)置為2，以生成GF(24)的域元素為{0，1，2，4，8，3，6，12，11...9}。
可以看出伽羅瓦域多項式乘法能夠由兩個基本步驟實現(xiàn)。第一個步驟是計算代數(shù)展開的多項式乘積c(x)＝a(x)*b(x)，而且收集類似的冪(加法相當(dāng)于相應(yīng)項之間的XOR運算)以給出c(x)。
例如c(x)＝(a3x3+a2x2+a1x1+a0)*(b3x3+b2x2+b1x1+b0)
c(x)＝c6x6+c5x5+c4x4+c3x3+c2x2+c1x1+c0其中表Ic0＝a0*b0c1＝a1*b0a0*b1c2＝a2*b0a1*b1a0*b2c3＝a3*b0a2*b1a1*b2a0*b3c4＝a3*b1a2*b2a1*b3c5＝a3*b2a2*b3c6＝a3*b3第二個步驟是計算d(x)＝c(x)mod p(x)，其中p(x)是一個不可約分的多項式。
舉例說明，通過多項式乘法對一個不可約分多項式求模來實現(xiàn)乘法運算。例如(如果p(x)＝x8+x4+x3+x+1){57}*{83}＝{c1}因為每個{*}字節(jié)都是其單個位值(0或1)按順序{b7，b6，b5，b4，b3，b2，b1，b0}的連接，并使用多項式表示解釋為有限元素b7x7+b6x6+b5x5+b4x4+b3x3+b2x2+b1x1+b0x0＝∑bixi第一步(x6+x4+x2+x+1)(x7+x+1)＝x13x11x9x8x7x7x5x3x2xx6x4x2xx＝x13x11x9x8x6x5x4x31第二步x13+x11+x9+x8+x6+x5+x4+x3+1mod(x8+x4+x3+x+1)＝x7+x6+1根據(jù)本發(fā)明如圖2所示的一種改進(jìn)的伽羅瓦域乘法器系統(tǒng)10，包括一個二進(jìn)制多項式乘法器電路12，用來將寄存器14中的兩個二進(jìn)制多項式和寄存器16中的多項式相乘以得到它們的乘積，由表II定義的16項多項式c(x)給出。乘法器電路12實際上包括多個乘法器單元12a，12b，12c...12n。
表IIc14＝a7*b7c13＝a7*b6□a6*b7c12＝a7*b5□a6*b6□a5*b7c11＝a7*b4□a6*b5□a5*b6□a4*b7c10＝a7*b3□a6*b4□a5*b5□a4*b6□a3*b7c9＝a7*b2□a6*b3□a5*b4□a4*b5□a3*b6□a2*b7c8＝a7*b1□a6*b2□a5*b3□a4*b4□a3*b5□a2*b6□a1*b7c7＝a7*b0□a6*b1□a5*b2□a4*b3□a3*b4□a2*b5□a1*b6□a0*b7c6＝a6*b0□a5*b1□a4*b2□a3*b3□a2*b4□a1*b5□a0*b6c5＝a5*b0□a4*b1□a3*b2□a2*b3□a1*b4□a0*b5c4＝a4*b0□a3*b1□a2*b2□a1*b3□a0*b4c3＝a3*b0□a2*b1□a1*b2□a0*b3c2＝a2*b0□a1*b1□a0*b2c1＝a1*b0□a0*b1c0＝a0*b0每一項包括一個由*表示的AND函數(shù)，每一對項通過由表示的邏輯異或XOR合并。本乘積遞交給伽羅瓦域線性變換器電路18，其包括許多伽羅瓦域線性變換器部件18a，18b，18c...18n，每個部件由16*8個單元35組成，響應(yīng)乘法器電路12產(chǎn)生的乘積，以在一個周期中預(yù)測該多項式乘積對一個預(yù)定的不可約分多項式的模余數(shù)。乘法運算在部件18a，18b，18c...18n中執(zhí)行。本伽羅瓦域線性變換器電路及其每個變換器部件以及它的乘法器功能的結(jié)構(gòu)和運算，在由stein等人于2002年1月18日申請的標(biāo)題為“伽羅瓦域線性變換器”的美國臨時申請第10/051,533號(AD-239J)和由stein等人于2001年11月30日申請的標(biāo)題為“伽羅瓦域乘法器系統(tǒng)”的美國臨時申請第60/334,510號(AD-240J)中進(jìn)行了詳細(xì)的說明，它們的全部內(nèi)容在此引入作為參考。每個伽羅瓦域線性變換器部件在一個周期中通過用多項式乘積除以一個不可約分多項式來預(yù)測模余數(shù)。這個不可約分多項式可以是，例如，下表III所示的任何一個多項式。
表IIIGF(21)0x3(x+1)GF(22)0x7(x2+x+1)GF(23)0xB(x3+x+1)0xD(x3+x2+1)GF(24)0x13(x4+x+1)0x19(x4+x3+1)GF(25)0x25(x5+x2+1)0x29(x5+x3+1)0x2F(x5+x3+x2+x+1)0x37(x5+x4+x2+x+1)0x3B(x5+x4+x3+x+1)0x3D(x5+x4+x3+x2+1)
GF(26)0x43(x6+x+1)0x5B(x6+x4+x3+x+1)0x61(x6+x5+1)0x67(x6+x5+x2+x+1)0x6D(x6+x5+x3+x2+1)0x73(x6+x5+x4+x+1)GF(27)0x83(x7+x+1)0x89(x7+x3+1)0x8F(x7+x3+x2+x+1)0x91(x7+x4+1)0x9D(x7+x4+x3+x2+1)0XA7(x7+x5+x2+x+1)0xAB(x7+x5+x3+x1+1)0XB9(x7+x5+x4+x3+1)0xBF(x7+x5+x4+x3+x2+x+1)0XC1(x7+x6+1)0xCB(x7+x6+x3+x+1)0XD3(x7+x6+x4+x+1)0XE5(x7+x6+x5+x2+1)0XF1(x7+x6+x5+x4+1)0XF7(x7+x6+x5+x4+x2+x+1)0xFD(x7+x6+x5+x4+x3+x2+1)GF(28)0x11D(x8+x4+x3+x2+1)
0x12B(x8u+x5+x3+x+1)0x12D(x8+x5+x3+x2+1)0x14D(x8+x6+x3+x2+1)0x15F(x8+x6+x4+x3+x2+x+1)0x163(x8+x6+x5+x+1)0x165(x8+x6+x5+x2+1)0x169(x8+x6+x5+x3+1)0x171(x8+x6+x5+x4+1)0x187(x8+x7+x2+x+1)0x18D(x8+x7+x3+x2+1)0x1A9(x8+x7+x5+x3+1)0x1C3(x8+x7+x6+x+1)0x1CF(x8+x7+x5+x3+x2+x+1)0x1E7(x8+x7+xu+x5+x2+x+1)0x1F5(x8+x7+x5+x4+x2+1)表III示出了本伽羅瓦域乘法器在GF(28)能夠執(zhí)行所有等于和低于28的冪。對于低次多項式，高于所選冪次的系數(shù)為0，例如，如果實現(xiàn)GF(25)，則GF(25)和GF(28)之間的系數(shù)為0，因此該冪次之上不要預(yù)測。
對于本特例，已經(jīng)選擇了組合GF(28)中的不可約分或者基本多項式0x11D。帶有存儲單元26的存儲電路20提供給伽羅瓦域線性變換器電路一組系數(shù)，用于為該特殊的基本或不可約分多項式預(yù)測模余數(shù)。對于具有基本多項式0x11D的伽羅瓦域GF(28)，存儲電路20生成如圖3所示的矩陣初始值，其中每個線交叉，例如，22表示線性變換器部件18a，18b，...18n的一個單元35。每個放大的圓點24表示當(dāng)存儲電路20中的相關(guān)存儲單元26中出現(xiàn)一個1時被激活的一個單元。編程電路20的存儲單元26以提供1的適當(dāng)模式以在不可約分多項式模運算的一個周期中進(jìn)行預(yù)測如列28所示。圖3所示的矩陣是一個有16個輸入和8個輸出的陣列。
根據(jù)本發(fā)明的GF乘法的一個例子如下GF( )乘法之前 GF8( )乘法之后多項式0x11d 多項式0x11d 根據(jù)本發(fā)明，圖2中的第三寄存器15中包括一個在伽羅瓦域帶系數(shù)的第三多項式。典型的是，每一個寄存器14，16和15都可以包括四個8位字節(jié)部分，因此每個寄存器總共可容納4個字節(jié)或32位。寄存器15的輸出傳送給伽羅瓦域加法器電路19，本實施例中加法器電路19包括總線17和許多異或門19’，每個異或門對應(yīng)總線17的每一位。在伽羅瓦域線性變換器電路18中獲得的乘積在總線21上傳送，這樣在輸出寄存器電路11的Mpy寄存器23可以獲得簡單乘積，而在總線21上的乘積與第三多項式的合并在包括異或電路19’的加法器電路19中合并，以在輸出寄存器電路11的Mpa寄存器25中提供乘法和加法或乘法和累加的結(jié)果。例如，圖9中，如果將伽羅瓦域乘法器系統(tǒng)10的輸出循環(huán)反饋到輸入寄存器電路15，同時兩個新值傳送到輸入寄存器電路14和16，則執(zhí)行乘法和累加(MAC)運算。另一方面，圖10中，如果將伽羅瓦域乘法器系統(tǒng)10的輸出循環(huán)反饋到輸入寄存器電路14，同時兩個新值傳送到輸入寄存器電路15和16，則執(zhí)行乘法和加法(MPA)運算。通過這種方式，寄存器14和16中多項式的所有乘法以及它們與寄存器15中的多項式的加法都是在一個運算周期中完成的。
圖2中，多項式乘法器電路12中的每個單元29包括許多圖4所示的AND門30，一個AND門30對應(yīng)多項式乘積中的每一項，一個異或門32對應(yīng)多項式乘積中的每一對項。當(dāng)異或XOR門32進(jìn)行累加運算時，AND門30執(zhí)行乘法運算。圖2中，伽羅瓦域線性變換器電路18中的每個單元35從前一單元接收輸入并提供輸出給下一個單元。第一單元的輸入如圖3所示在31接地。圖5中，存儲電路20中的每個單元33包括一個觸發(fā)器34，觸發(fā)器34含有一個數(shù)據(jù)(D)輸入；一個時鐘(Wr)輸入；以及一個(Q)允許輸出。伽羅瓦域線性變換器電路中的每個單元35以及伽羅瓦域線性變換器電路的一個或多個部件中，每個都包括一個圖4所示的單元35，每個單元35具有一個圖6所示的AND門36和一個異或XOR門38，上述內(nèi)容也由stein等人于2002年1月18日申請的標(biāo)題為“伽羅瓦域線性變換器”的美國臨時申請第10/051,533號(AD-239J)進(jìn)行了詳細(xì)的說明，其全部內(nèi)容在此引入作為參考。每個單元29，33和35中，所示的具體實施方案并不是對本發(fā)明的限制。例如存儲裝置33不必通過觸發(fā)器實現(xiàn)，任何其它的存儲裝置都可以使用。在圖2和4中，單元29和35分別需要AND功能和XOR功能，但是這些功能可以通過很多種不同的方式來實現(xiàn)，不需要特殊的XOR門或AND門，只要它們是在布爾意義上類似于XOR門和AND門的邏輯電路即可。例如，實現(xiàn)AND功能可以不需要使用2:1輸入多路變換器來執(zhí)行AND功能的特殊AND門。
盡管在圖2，所示的實施方案使用了包括一個實際的邏輯電路，即XOR電路19’，的加法器電路19，但這不是對本發(fā)明的必要限制。本發(fā)明可以如圖7所示更加簡單地實現(xiàn)，其中寄存器15中的多項式值在線17a上直接發(fā)送到伽羅瓦域線性變換器電路18的第一單元35中。
在此情況下，去掉了圖3中的接地連接31，取而代之的是在19a與線17a上的輸入連接，因此加法器電路只包括線17a和連接19a，以在一個周期執(zhí)行全部的乘法和加法或乘法和累加運算。然而，如果要做不帶加法的純乘法，則輸入寄存器電路15應(yīng)對加“0”保持加法的恒等特性，而且該加法運算為空。在稍微不那么簡單的如圖8所示的實現(xiàn)中，加法器電路19b除了包括輸入線17b外，還包括許多門19b’，從線17b接收輸入并且每一個都連接到伽羅瓦域線性變換器電路18的第一單元35的不同輸入。線50上的信號調(diào)節(jié)每個門傳遞或不傳遞來自存儲在寄存器15中的多項式中的值。如果要做不帶加法的純乘法，則能使所有的門19b’都無效。當(dāng)門有效時，寄存器15中的多項式將與寄存器14和16中多項式的乘積相加。伽羅瓦域線性變換器電路18中的第一單元35的使用方法在由stein等人于2002年6月12日申請的“可編程的數(shù)據(jù)加密引擎”進(jìn)行了詳細(xì)的說明，在此引入作為參考。
盡管本發(fā)明的詳細(xì)特征在一些附圖中示出而沒有在其它附圖中示出，這僅僅是為了方便，因為根據(jù)本發(fā)明每個特征都可以與任何或所有其它特征相結(jié)合。在此使用的詞“包括”、“包含”、“具有”以及“帶有”應(yīng)取廣義而不應(yīng)局限到任何物理互連。此外，本申請中公開的任何實施方案并不認(rèn)為是唯一可能的實施方案。
本領(lǐng)域的技術(shù)人員將想到其它的實施方案，它們包含在以下的權(quán)利要求書中。
權(quán)利要求
1.一種伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，包括一個乘法器電路，用于在伽羅瓦域?qū)蓚€帶系數(shù)的多項式相乘以得到它們的乘積；一個伽羅瓦域線性變換器電路，響應(yīng)所述乘法器電路，用于預(yù)測該多項式乘積對一個不可約分多項式的模余數(shù)；一個存儲電路，用于為所述伽羅瓦域線性變換器電路提供一組系數(shù)，以對一個預(yù)定的不可約分多項式預(yù)測模余數(shù)；以及一個伽羅瓦域加法器電路，用于將所述乘法器電路的所述乘積與一個帶系數(shù)的第三多項式在伽羅瓦域相加，以在單個周期內(nèi)執(zhí)行乘法和加法運算。
2.根據(jù)權(quán)利要求1的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，其中所述第三多項式是加法恒等多項式，且所述加法運算為空。
3.根據(jù)權(quán)利要求1的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，其中所述乘法器電路的乘積被循環(huán)反饋作為所述第三多項式，且所述加法器電路執(zhí)行一個乘法-累加運算。
4.根據(jù)權(quán)利要求1的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，其中將所述乘積傳送到一個第一輸出寄存器，并將乘法-加法/乘法-累加的結(jié)果傳送到一個第二輸出寄存器。
5.根據(jù)權(quán)利要求1的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，其中所述伽羅瓦域加法器電路包括多個與所述伽羅瓦域線性變換器電路相關(guān)的加法器單元，用于在一個周期中將所述第三多項式與第一和第二多項式的乘積合并。
6.根據(jù)權(quán)利要求5的伽羅瓦域乘法/乘法-加法/乘法-累加系統(tǒng)，其中所述伽羅瓦域加法器電路包括一個與每個所述加法器單元相關(guān)的門，用來制止所述第三多項式與所述第一和第二多項式的乘積相加，以使加法運算無效。
全文摘要
一種伽羅瓦域乘法/乘法－加法/乘法－累加系統(tǒng)(10)，包括一個將伽羅瓦域上的兩個帶系數(shù)的多項式相乘以獲得乘積的乘法器電路；一個響應(yīng)乘法器電路，預(yù)測該多項式乘積對一個不可約分多項式的模余數(shù)的伽羅瓦域線性變換電路；用來為伽羅瓦域線性變換器電路提供一組系數(shù)以對一個預(yù)定的不可約分多項式預(yù)測模余數(shù)的存儲電路；以及一個伽羅瓦域加法器電路，在伽羅瓦域?qū)⒊朔ㄆ麟娐返某朔e與帶系數(shù)的第三多項式相加，以在單個周期中執(zhí)行乘法和加法運算。
文檔編號G06F7/60GK1608244SQ02826084
公開日2005年4月20日 申請日期2002年12月2日 優(yōu)先權(quán)日2001年11月30日
發(fā)明者約瑟夫·斯坦, 海姆·普里姆, 亞尼維·薩皮爾 申請人:阿納洛格裝置公司