用于存儲器層次察覺的生產(chǎn)者-消費者指令的裝置和方法
【專利摘要】描述了一種裝置和方法，該裝置和方法能夠高效地將數(shù)據(jù)從中央處理器(CPU)的核傳輸?shù)綀D形處理器(GPU)。舉例來說，本方法的實施例包括：將數(shù)據(jù)寫入CPU的核中的緩沖器直至寫入指定的數(shù)據(jù)量；當(dāng)檢測到指定的數(shù)據(jù)量已被寫入，相應(yīng)地生成逐出循環(huán)，該逐出循環(huán)將數(shù)據(jù)從緩沖器傳輸?shù)胶撕虶PU都能訪問的高速緩存中；設(shè)置標(biāo)識向GPU指示高速緩存中的數(shù)據(jù)可用；當(dāng)GPU檢測到該標(biāo)識時，一旦收到GPU發(fā)出的讀取信號就將數(shù)據(jù)從高速緩存?zhèn)鬏斀oGPU。
【專利說明】用于存儲器層次察覺的生產(chǎn)者-消費者指令的裝置和方法
[0001]背景發(fā)明領(lǐng)域
[0002]本發(fā)明一般涉及計算機處理器領(lǐng)域。具體而言，本發(fā)明涉及用于存儲器層次察覺的生產(chǎn)者-消費者指令的一種裝置和方法。
[0003]相關(guān)領(lǐng)域描述
[0004]在CPUlOl和GPU102以CPU為生產(chǎn)者且GPU為消費者的生產(chǎn)者-消費者模式工作的模型中，兩者之間的數(shù)據(jù)傳輸如圖1所示。圖例中的CPU包含有多級高速緩存結(jié)構(gòu)，多級高速緩存結(jié)構(gòu)包括:第一級(LI)高速緩存110 (有時被稱作上級高速緩存(ULC));第二級(L2)高速緩存111 (有時被稱作中級高速緩存(MLC));第三級(L3)高速緩存112(有時被稱作低級高速緩存(LLC))。GPU102和CPUlOl都連接到L3高速緩存和主存儲器100。
[0005]要將數(shù)據(jù)提供給GPU，CPU會對主存儲器實施非瞬態(tài)存儲操作。本文中的非瞬態(tài)存儲是指使用CPU近期內(nèi)不需要的數(shù)據(jù)的存儲操作。因此，該存儲操作指向主存儲器而非體系結(jié)構(gòu)中的某一級高速緩存。非瞬態(tài)存儲可以用例如非緩沖隨機混合寫入(USWC)存儲器類型或者非瞬態(tài)存儲指令(例如，MovNT存儲指令)來實現(xiàn)。使用USWC操作，數(shù)據(jù)不被高速緩存，但是CPU可以在將數(shù)據(jù)一路直接傳送到主存儲器之前將數(shù)據(jù)組合到CPU中的寫組合(WC)緩沖器中。USWC操作還允許以亂序方式從存儲器中讀取數(shù)據(jù)。
[0006]非瞬態(tài)存儲本質(zhì)上是弱排序的，意味著數(shù)據(jù)的訪問順序可以偏離程序執(zhí)行所指定的順序。舉例而言，程序可指定操作順序“存儲A，然后存儲B”，但CPU中的操作也許是存儲B然后存儲A。因為非瞬態(tài)存儲的這種特性，需要屏障(Fence)指令來強迫所有存儲按照每一個程序執(zhí)行來排序。屏障指令保證屏障指令之前和之后的存儲器操作按照強制順序執(zhí)行，從而對CPU中的所有弱排序指令進行排序。
[0007]在使用屏障指令將數(shù)據(jù)成功寫入主存儲器并排序后，屏障產(chǎn)生者寫入一個標(biāo)志，通知消費者(本示例中的GPU)數(shù)據(jù)已經(jīng)就緒。消費者(可以輪詢或者諸如中斷之類的其它方法)觀察到該標(biāo)志已被寫入，并生成無序數(shù)據(jù)獲取事務(wù)(讀取)來讀取數(shù)據(jù)。
[0008]因為上述方法中CPU的存儲操作和GPU的讀取操作都必須一路直接通過主存儲器100，所以有低延時和低帶寬的缺點。因此，CPU和GPU的數(shù)據(jù)傳輸需要一個更高效的機制。
【專利附圖】

【附圖說明】
[0009]為更好理解本發(fā)明，可以結(jié)合以下繪圖配合的詳細(xì)描述，其中:
[0010]圖1描述了 CPU和GPU之間交換數(shù)據(jù)的現(xiàn)有處理器體系結(jié)構(gòu)。
[0011]圖2描述了依照本發(fā)明實施例的CPU和GPU之間交換數(shù)據(jù)的處理器體系結(jié)構(gòu)。
[0012]圖3描述了 CPU和GPU之間交換數(shù)據(jù)的方法的實施例。
[0013]圖4描述了應(yīng)用本發(fā)明實施例的計算機系統(tǒng)。
[0014]圖5描述了應(yīng)用本發(fā)明實施例的另一個計算機系統(tǒng)。
[0015]圖6描述了應(yīng)用本發(fā)明實施例的另一個計算機系統(tǒng)。[0016]詳細(xì)描述
[0017]為便于說明，在以下的描述中會列舉大量具體細(xì)節(jié)以便透徹理解下文描述的本發(fā)明實施例。然而，對本領(lǐng)域技術(shù)人員顯而易見，本發(fā)明實施例可以脫離這些具體細(xì)節(jié)實現(xiàn)。在另外一些情況下，在框圖形式中使用廣泛認(rèn)可的結(jié)構(gòu)和設(shè)備，以避免難以理解本發(fā)明實施例的基礎(chǔ)原理。
[0018]在一個實施例中，不同于先前實現(xiàn)中將數(shù)據(jù)一路直接存儲到主存儲器，對CPU和GPU共用的最高級高速緩存被用來交換數(shù)據(jù)。舉例來說，如果CPU和GPU對第三級(L3)高速緩存(有時也被稱為較低級緩存)都可以進行讀/寫訪問，那么L3高速緩存就可以被用來交換數(shù)據(jù)。然而，本發(fā)明的基礎(chǔ)原理并不限于使用任何特定級的高速緩存來交換數(shù)據(jù)。
[0019]如圖2所示，本發(fā)明的一個實施例在多核中央處理器(CPU)201內(nèi)實現(xiàn)。為簡化描述，本發(fā)明的該實施例細(xì)節(jié)表現(xiàn)為單核211，但是其基礎(chǔ)原理同等適用于CPU201的所有核(例如，核1219)，和/或諸個單核CPU。CPU-GPU生產(chǎn)者-消費者邏輯211來實現(xiàn)在此描述的與圖形處理器(GPU) 220的交換數(shù)據(jù)技術(shù)。在操作過程中，CPU-GPU生產(chǎn)者-消費者邏輯211首先將待交換數(shù)據(jù)寫入寫組合緩沖器210。高速緩存(例如L1，L2，L3緩存，分別為212，213，214)以固定大小(在某一個特定實施例中為64個字節(jié))的緩存線工作，盡管通常存儲操作的大小可以從4個字節(jié)到64個字節(jié)變化。在實施例中，寫組合緩沖器210被用來組合多個存儲直至整條緩存線被填滿，然后數(shù)據(jù)將在各級高速緩存之間移動。這樣，在圖2所示的例子中，數(shù)據(jù)將被寫入寫組合緩沖器210直至存儲到與整條緩存線相等大小的區(qū)域。然后會生成一個逐出循環(huán)，數(shù)據(jù)從寫組合緩沖器210移動到L2高速緩存213，接著從L2高速緩存移動到L3高速緩存。然而，與之前實現(xiàn)不同的是，從CPU-GPU生產(chǎn)者-消費者邏輯211發(fā)出的信號會通知L3高速緩存214為與GPU交換的數(shù)據(jù)保存一份數(shù)據(jù)拷貝(而不是將數(shù)據(jù)一路直接寫入主存儲器)。
[0020]接著CPU-GPU生產(chǎn)者-消費者邏輯211寫入標(biāo)志225，表示數(shù)據(jù)已經(jīng)準(zhǔn)備好傳輸。在實施例中，標(biāo)志225僅有一位(例如，‘I’表示L3高速緩存中的數(shù)據(jù)已就緒)。GPU220通過周期性輪詢或者中斷，來讀取標(biāo)志225以確定數(shù)據(jù)是否就緒，一旦它得知L3高速緩存(或者是與CPU201共用的其它最高級高速緩存)中的數(shù)據(jù)已經(jīng)就緒，GPU220就開始讀取數(shù)據(jù)。
[0021]圖3描述了本發(fā)明實施例的一種方法。該方法可以在圖2所示的體系結(jié)構(gòu)范圍中實現(xiàn)，但并不限于任何特定體系結(jié)構(gòu)。
[0022]在301，數(shù)據(jù)被存儲到CPU內(nèi)的寫組合緩沖器。如上所述，一個與整條高速緩存線大小相等的數(shù)據(jù)塊會被存儲到寫組合緩沖器中。一旦緩沖器滿(例如，達到高速緩存線的大小)302，就在303中生成一個逐出循環(huán)。該逐出循環(huán)始終存在，直至數(shù)據(jù)被存儲到CPU和GPU共用的高速緩存級，這由304決定。在305，設(shè)定標(biāo)志來表示數(shù)據(jù)是否可以被GPU獲得，在306，GPU從高速緩存中讀取數(shù)據(jù)。
[0023]在一個實施例中，利用一個特定指令將數(shù)據(jù)傳輸?shù)綄懡M合緩沖器并隨后被逐出到L3高速緩存,在這里該指令被稱為MovNonAllocate (MovNA)指令。如圖4a所示,在一個實施例中，諸個單獨MovNA指令可以互相交織，并且如箭頭所示地與其它寫回(WB)存儲指令交織(也就是說，寫跳過是被允許的)，從而提高了性能(也就是說，存儲器排序語義越弱，系統(tǒng)可以運行的越快)。在此實現(xiàn)中，當(dāng)需要時用戶可以利用屏障指令來強制獲得強排序。正如本領(lǐng)域技術(shù)人員的理解，屏障指令是一種屏障，并且是一類指令，使得中央處理器(CPU)或編譯器對屏障指令之前和之后的存儲器操作強制執(zhí)行排序約束。
[0024]在另一個實現(xiàn)中，如圖4b所示，諸個單獨的MovNA指令可以相互交織，但如箭頭中的X所示不可以與其它寫回(WB)存儲指令交織(也即，寫跳過不被允許)。雖然這種實現(xiàn)降低了性能(也即，存儲器排序語義越強，系統(tǒng)運行的越慢)，但它不需要用戶發(fā)出屏障指令來確保正確的指令排序。
[0025]參考圖5，所示為依照本發(fā)明實施例的另一種計算機系統(tǒng)400的框圖。系統(tǒng)400包括一個或多個處理單元410，415，它們都連接到圖形存儲器控制器中心(GMCH) 420。附加的處理單元415的可選屬性在圖5中用虛線指示。
[0026]每個處理單元可以是單核，或者可以包含多核。在處理核心之外，處理單元還可以可選地包括其它管芯上(on die)單元，例如集成式存儲器控制器和/或集成式I/O控制邏輯。另外，對至少一個實施例，處理單元的(諸個)核可以是多線程的，因為每個核中包含一個以上的硬件線程上下文。
[0027]圖5描述了 GMCH420連接到諸如動態(tài)隨機存儲器(DRAM)之類的存儲器440。對于至少一個實施例，該DRAM與非易失性高速緩存相關(guān)。
[0028]GMCH420可以是一個芯片組，或者芯片組的部分。GMCH420可以與處理器410，415相互通訊，并控制處理器410，415與存儲器440之間的交互。GMCH420也可以作為處理器410，415與系統(tǒng)400的其它單元之間的加速總線接口。在至少一個實施例中，GMCH420通過諸如前端總線(FSB) 495之類的多點總線與處理器410，415通訊。
[0029]更進一步，GMCH420與顯示器440 (例如平板顯示器)相連接。GMCH420可以包含集成式圖形加速器。GMCH420進一步連接到輸入/輸出(I/O)控制中心(ICH)450，ICH450可以被用來將各種外部設(shè)備連接到系統(tǒng)400。例如在本實施例的圖4中示出了外部圖形設(shè)備460和另一個外部設(shè)備470 —起，外部圖形設(shè)備460可以是連接到ICH450的離散圖形設(shè)備。
[0030]另外，附加的或者不同的處理單元也可以出現(xiàn)在系統(tǒng)400中。舉例來說，附加處理單元415可以包括:與處理器410相同的附加處理器、與處理器410異構(gòu)的或不對稱的附加處理器、加速器(例如圖形加速器或者數(shù)字信號處理(DSP)單元)、現(xiàn)場可編程門陣列、或者其它任何處理元件。物理資源410和415在包括體系體系結(jié)構(gòu)、微體系結(jié)構(gòu)、熱、功耗特性等諸如此類的一系列價值度量方面可以存在各種差異。這些差異可以有效地體現(xiàn)處理單元410，415之間的非對稱性和異構(gòu)性。對于至少一個實施例，不同的處理元件410，415可以駐留在同一個管芯封裝中。
[0031]圖6的框圖描述了本發(fā)明的一些實施例中可能使用的另一種示例性數(shù)據(jù)處理系統(tǒng)。舉例來說，數(shù)據(jù)處理系統(tǒng)500可以是:手持計算機、個人數(shù)字助理(PDA)、移動電話、便攜式游戲系統(tǒng)、便攜式媒體播放器、平板電腦或者是包括有移動電話、媒體播放器和/或游戲系統(tǒng)的手持式計算設(shè)備。再如，數(shù)據(jù)處理系統(tǒng)500可以是網(wǎng)絡(luò)計算機或者是另一個設(shè)備中的嵌入式處理設(shè)備。
[0032]根據(jù)本發(fā)明的一個實施例，數(shù)據(jù)處理系統(tǒng)900的示例性體系結(jié)構(gòu)可被用于上述的移動設(shè)備。數(shù)據(jù)處理系統(tǒng)900包括處理系統(tǒng)520,處理系統(tǒng)520可以包括多個微處理器和/或集成電路上系統(tǒng)。處理系統(tǒng)520耦合到存儲器910、供電電源525 (可以有一個或多個電池)、音頻輸入/輸出設(shè)備540、顯不控制器和顯不設(shè)備560、可選輸入/輸出設(shè)備550、輸入設(shè)備570、以及無線收發(fā)器530。在本發(fā)明的某些實施例中，圖5中未顯示的其它組件也可以是數(shù)據(jù)處理系統(tǒng)500的一部分；在本發(fā)明的某些實施例中，使用了比圖5中更少的組件，這些都可以被接受。另外，用圖5中未顯示的一條或多條總線來互連各種組件，已為本領(lǐng)域所熟知，同樣可以被接受。
[0033]存儲器510可存儲用于數(shù)據(jù)處理系統(tǒng)500的執(zhí)行的數(shù)據(jù)和/或程序。音頻輸入/輸出設(shè)備540可包括麥克風(fēng),和/或揚聲器用來比如播放音樂，和/或通過揚聲器和麥克風(fēng)提供電話功能。顯示控制器和顯示設(shè)備560可包括圖形用戶界面(⑶I)。無線(例如射頻RF)收發(fā)器530(例如，WiFi收發(fā)器，紅外收發(fā)器，藍(lán)牙收發(fā)器，無線蜂窩電話收發(fā)器等)可被用于與其它數(shù)據(jù)處理系統(tǒng)通訊。單個或多個輸入設(shè)備570允許用戶給系統(tǒng)提供輸入。這些輸入設(shè)備可以是小鍵盤，鍵盤，觸控面板，多點觸控面板等?？蛇x的其它輸入/輸出設(shè)備550可以是為擴展塢準(zhǔn)備的連接器。
[0034]本發(fā)明的其它實施例可以實現(xiàn)到蜂窩電話和尋呼機(例如，軟件嵌入在其中的微芯片中)，手持式計算設(shè)備(例如個人數(shù)字助理，智能手機)，和/或按鍵式電話中。然而，需要指出的是，本發(fā)明的基礎(chǔ)原理不限于任何特定類型的通訊設(shè)備或通訊媒介
[0035]本發(fā)明的實施例可包括上文描述的各種步驟。這些步驟可以在機器可執(zhí)行指令中體現(xiàn)，該指令可被用于讓通用處理器或?qū)Ｓ锰幚砥鲌?zhí)行這些步驟?；蛘?，這些步驟可以由含有為執(zhí)行這些步驟的電路邏輯的專用硬件組件來執(zhí)行，或由可編程計算機組件和自定義硬件組件的任何組合來執(zhí)行。
[0036]本發(fā)明的單元也可以是計算機程序產(chǎn)品，可包括存儲有相關(guān)指令的機器可讀介質(zhì)，該指令用來為計算機(或其它電子設(shè)備)編程來執(zhí)行相關(guān)程序。機器可讀介質(zhì)包括但不限于:軟盤，光盤，CD-ROM，以及磁光盤，ROM, RAM, EPROM, EEPR0M,磁卡或光卡，傳播媒體或其它適于存儲電子指令的媒體/機器可讀介質(zhì)。例如，本發(fā)明可被作為計算機程序產(chǎn)品下載，在這種情況下，程序可被從遠(yuǎn)程計算機(例如服務(wù)器)以數(shù)字信號通過通訊鏈路上的載波或者通過通訊鏈路上的其它傳播媒介(例如調(diào)制解調(diào)器或網(wǎng)絡(luò)連接)傳輸?shù)秸埱笥嬎銠C(例如客戶機)。
[0037]為便于說明，通篇詳細(xì)描述中，大量詳細(xì)細(xì)節(jié)被陳述以便于透徹理解本發(fā)明。然而，對本領(lǐng)域技術(shù)人員顯而易見，本發(fā)明可以脫離某些具體細(xì)節(jié)實現(xiàn)。在某些實例中，廣泛熟知的結(jié)構(gòu)和功能未被詳細(xì)描述以避免偏離本發(fā)明的主題。相應(yīng)地，本發(fā)明的范圍和精神需要在以下的權(quán)利要求條款中進行判斷。
【權(quán)利要求】
1.一種將數(shù)據(jù)塊從中央處理器(CPU)的核傳輸給圖形處理器(GPU)的方法，包括: 將數(shù)據(jù)寫入所述CPU的所述核中的緩沖器直至指定量的數(shù)據(jù)已被寫入； 當(dāng)檢測到所述指定量的數(shù)據(jù)已被寫入，相應(yīng)地生成逐出循環(huán)，所述逐出循環(huán)將所述數(shù)據(jù)從所述緩沖器傳輸?shù)剿龊撕退鯣PU都能訪問的高速緩存中； 設(shè)置標(biāo)識向所述GPU指示所述高速緩存中的數(shù)據(jù)可用；以及 當(dāng)所述GPU檢測到所述標(biāo)識時，一旦收到來自所述GPU的讀取信號就將所述數(shù)據(jù)從所述高速緩存?zhèn)鬏斀o所述GPU。
2.如權(quán)利要求1所述的方法，其特征在于，所述標(biāo)識包括由所述核可寫且由所述GPU可讀的標(biāo)志。
3.如權(quán)利要求2所述的方法，其特征在于，所述標(biāo)志包括二進制數(shù)值指示，所述二進制數(shù)值指示具有第一值和第二值，所述第一值表示所述高速緩存中的所述數(shù)據(jù)可訪問，所述第二值表示所述高速緩存中的所述數(shù)據(jù)不可訪問。
4.如權(quán)利要求1所述的方法，其特征在于，所述GPU通過輪詢技術(shù)讀取所述標(biāo)識，在所述輪詢技術(shù)中所述GPU周期性讀取對所述標(biāo)識的輪詢。
5.如權(quán)利要求1所述的方法，其特征在于，所述GPU響應(yīng)中斷信號讀取所述標(biāo)識。
6.如權(quán)利要求1所述 的方法，其特征在于，所述核響應(yīng)于所述核對第一指令的執(zhí)行而執(zhí)行所述方法的操作。
7.如權(quán)利要求6所述的方法,其特征在于,所述第一指令包括MovNonAllocate存儲指令。
8.如權(quán)利要求6所述的方法，其特征在于，進一步包括: 允許所述第一指令與相同類型的多個其它指令交織。
9.如權(quán)利要求8所述的方法，其特征在于，進一步包括: 允許所述第一指令與不同類型的多個其它指令交織。
10.如權(quán)利要求9所述的方法，其特征在于，所述其它指令是寫回存儲指令，所述第一指令是MovNonAllocate存儲指令。
11.如權(quán)利要求1所述的方法，其特征在于，所述CPU內(nèi)的所述緩沖器是寫回緩沖器，其中所述核與所述GPU均能訪問的所述高速緩存是第三級(L3)緩存。
12.如權(quán)利要求1所述的方法，其特征在于，所述CPU包括多個核，每個核都能執(zhí)行所述方法。
13.一種指令處理裝置，包括: 至少一個核以及能被所述核與GPU訪問的高速緩存； CPU-GPU生產(chǎn)者-消費者邏輯，配置為執(zhí)行以下操作: 將數(shù)據(jù)寫入所述CPU的所述核中的緩沖器直至指定量的數(shù)據(jù)已被寫入； 當(dāng)檢測到所述指定量的數(shù)據(jù)已被寫入，相應(yīng)地生成逐出循環(huán)，所述逐出循環(huán)將所述數(shù)據(jù)從所述緩沖器傳輸?shù)剿龊撕退鯣PU都能訪問的高速緩存中；以及設(shè)置標(biāo)識向所述GPU指示所述高速緩存中的數(shù)據(jù)可用； 其中當(dāng)所述GPU檢測到所述標(biāo)識，一旦收到來自所述GPU的讀取信號時將所述數(shù)據(jù)從所述高速緩存?zhèn)鬏斀o所述GPU。
14.如權(quán)利要求13所述指令處理裝置，其特征在于，所述標(biāo)識包括由所述核可寫且由所述GPU可讀的標(biāo)志。
15.如權(quán)利要求14所述的指令處理裝置，其特征在于，所述標(biāo)志包括二進制數(shù)值指示，所述二進制數(shù)值指示具有第一值和第二值，所述第一值表示所述高速緩存中的所述數(shù)據(jù)可訪問，所述第二值表示所述高速緩存中的所述數(shù)據(jù)不可訪問。
16.如權(quán)利要求13所述指令處理裝置，其特征在于，所述GPU通過輪詢技術(shù)讀取所述標(biāo)識，在所述輪詢技術(shù)中所述GPU周期性讀取對所述標(biāo)識的輪詢。
17.如權(quán)利要求13所述指令處理裝置，其特征在于，所述GPU響應(yīng)中斷信號讀取所述標(biāo)識。
18.如權(quán)利要求13所述指令處理裝置，所述核響應(yīng)于所述核對第一指令的執(zhí)行而執(zhí)行所述指令處理裝置的操作。
19.如權(quán)利要求18所述指令處理裝置，其特征在于，所述第一指令包括MovNonAllocate 存儲指令。
20.如權(quán)利要求18所述指令處理裝置，其特征在于，所述CPU-GPU生產(chǎn)者-消費者邏輯允許所述第一指令與相同類型的多個其它指令交織。
21.如權(quán)利要求20所述指令處理裝置，其特征在于，所述CPU-GPU生產(chǎn)者-消費者邏輯允許所述第一指令與不同類型的多個其它指令交織。
22.如權(quán)利要求21 所述指令處理裝置，其特征在于，所述其它指令是寫回存儲指令，所述第一指令是MovNonAllocate存儲指令。
23.如權(quán)利要求13所述指令處理裝置，其特征在于，所述CPU內(nèi)的緩沖器是寫回緩沖器，其中所述核與所述GPU均能訪問的所述高速緩存是第三級(L3)緩存。
24.如權(quán)利要求13所述指令處理裝置，其特征在于，所述CPU包括多個核，每個核都有執(zhí)行指定操作的CPU-GPU生產(chǎn)者-消費者邏輯。
25.一種計算機系統(tǒng)，包括: 圖形處理器(GPU)，用于處理一組圖形指令來呈現(xiàn)視頻；和 中央處理器，包括: 至少一個核以及能被所述核和所述GPU訪問的高速緩存； CPU-GPU生產(chǎn)者-消費者邏輯，被配置以執(zhí)行以下操作: 將數(shù)據(jù)寫入所述CPU的所述核中的緩沖器直至指定量的數(shù)據(jù)已被寫入； 當(dāng)檢測到所述指定量的數(shù)據(jù)已被寫入，相應(yīng)地生成逐出循環(huán)，所述逐出循環(huán)將所述數(shù)據(jù)從所述緩沖器傳輸?shù)剿龊撕退鯣PU都能訪問的高速緩存中；以及 設(shè)置標(biāo)識向所述GPU指示所述高速緩存中的數(shù)據(jù)可用； 其中當(dāng)所述GPU檢測到所述標(biāo)識，一旦收到來自所述GPU的讀取信號時就將所述數(shù)據(jù)從所述高速緩存?zhèn)鬏斀o所述GPU。
【文檔編號】G06F9/30GK104025065SQ201180075875
【公開日】2014年9月3日 申請日期:2011年12月21日 優(yōu)先權(quán)日:2011年12月21日
【發(fā)明者】S·賴金, R·薩德, R·凡倫天, J·Y·曼德爾布萊特, R·夏勒夫, L·諾瓦克夫斯基 申請人:英特爾公司