用于混洗浮點(diǎn)或整數(shù)值的裝置和方法
【專利摘要】描述了用于將來自源寄存器的數(shù)據(jù)元素混洗到目的地寄存器的裝置和方法。例如，根據(jù)一個(gè)實(shí)施例的方法包括以下操作：讀取存儲在掩碼數(shù)據(jù)結(jié)構(gòu)中的每個(gè)掩碼位，所述掩碼數(shù)據(jù)結(jié)構(gòu)包括和目的地寄存器的數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位，其值可用于確定應(yīng)在存儲于第一源寄存器和第二源寄存器中的數(shù)據(jù)元素上執(zhí)行掩碼操作還是混洗操作；對于目的地寄存器的每個(gè)數(shù)據(jù)元素，如果和該數(shù)據(jù)元素關(guān)聯(lián)的掩碼位指示應(yīng)執(zhí)行混洗操作，則將來自第一源寄存器和第二源寄存器的數(shù)據(jù)元素混洗至目的地寄存器中的指定數(shù)據(jù)元素；且如果掩碼位指示應(yīng)執(zhí)行掩碼操作，則執(zhí)行針對所述目的地寄存器的數(shù)據(jù)元素的指定掩碼操作。
【專利說明】用于混洗浮點(diǎn)或整數(shù)值的裝置和方法
發(fā)明領(lǐng)域
[0001]本發(fā)明的實(shí)施例一般涉及計(jì)算機(jī)系統(tǒng)的領(lǐng)域。更具體地，本發(fā)明的實(shí)施例涉及用于在計(jì)算機(jī)處理器內(nèi)混洗浮點(diǎn)或整數(shù)值的裝置和方法。
【背景技術(shù)】
[0002]通用背景
[0003]指令集，或指令集架構(gòu)(ISA)是涉及編程的計(jì)算機(jī)架構(gòu)的一部分，并可以包括原生數(shù)據(jù)類型、指令、寄存器架構(gòu)、尋址模式、存儲器架構(gòu)、中斷和異常處理以及外部輸入和輸出(I/o)。在本文中術(shù)語指令一般指宏指令一即被提供給處理器(或指令轉(zhuǎn)換器，該指令轉(zhuǎn)換器(例如使用靜態(tài)二進(jìn)制翻譯、包括動態(tài)編譯的動態(tài)二進(jìn)制翻譯)翻譯、變形、仿真、或以其他方式將指令轉(zhuǎn)換成要由處理器處理的一個(gè)或多個(gè)指令))以用于執(zhí)行的指令一而不是微指令或微操作(micro-op)——它們是處理器的解碼器解碼宏指令的結(jié)果。
[0004]ISA與微架構(gòu)不同，微架構(gòu)是實(shí)現(xiàn)指令集的處理器的內(nèi)部設(shè)計(jì)。帶有不同的微架構(gòu)的處理器可以共享共同的指令集。例如，INTEL?奔騰四(Pentium4)處理器、Intel?酷
睿(Core?)處理器、以及來自加利福尼亞州桑尼威爾(Sunnyvale)的超微半導(dǎo)體有限公司(Advanced Micro Devices, Inc.)的諸多處理器實(shí)現(xiàn)幾乎相同版本的x86指令集(在較新的版本中加入了一些擴(kuò)展)，但具有不同的內(nèi)部設(shè)計(jì)。例如，ISA的相同寄存器架構(gòu)在不同的微架構(gòu)中使用已知的技術(shù)以不同方法來實(shí)現(xiàn)，包括專用物理寄存器、使用寄存器重命名機(jī)制(例如，使用寄存器假名表(RAT)、重排序緩沖器(R0B)、以及引退寄存器組；使用多個(gè)寄存器映射和寄存器池)的一個(gè)或多個(gè)動態(tài)分配物理寄存器，等等。除非另行指出，術(shù)語寄存器架構(gòu)、寄存器組和寄存器在本文中用于指代對軟件/編程者可見的寄存器以及指令指定寄存器的方式。在需要特殊性的情況下，形容詞邏輯、架構(gòu)、或軟件可見的將用于表示寄存器架構(gòu)中的寄存器/寄存器組，而不同的形容詞將用于指定給定微架構(gòu)中的寄存器(例如，物理寄存器、重新排序緩沖器、引退寄存器、寄存器池)。
[0005]指令集包括一個(gè)或多個(gè)指令格式。給定指令格式定義各種字段(位的數(shù)量、位的位置)以指定要執(zhí)行的操作(操作碼)以及對其要執(zhí)行該操作的操作數(shù)等。通過指令模板(或子格式)的定義來進(jìn)一步分解一些指令格式。例如，給定指令格式的指令模板可被定義為具有指令格式的字段(所包括的字段通常按照相同的順序，但是至少一些字段具有不同的位位置，因?yàn)榘ǜ俚淖侄?的不同子集，和/或被定義為具有不同解釋的給定字段。由此，ISA的每一指令使用給定指令格式(并且如果定義，則在該指令格式的指令模板的給定一個(gè)中)來表達(dá)，并且包括用于指定操作和操作數(shù)的字段。例如，示例性ADD指令具有專用操作碼以及包括用于指定該操作碼的操作碼字段和用于選擇操作數(shù)的操作數(shù)字段(源I/目的地以及源2)的指令格式，并且該ADD指令在指令流中的出現(xiàn)將具有選擇專用操作數(shù)的操作數(shù)字段中的專用內(nèi)容。
[0006]科學(xué)、金融、自動向量化的通用，RMS(識別、挖掘以及合成)，以及可視和多媒體應(yīng)用程序(例如，2D/3D圖形、圖像處理、視頻壓縮/解壓縮、語音識別算法和音頻操縱)常常需要對大量的數(shù)據(jù)項(xiàng)執(zhí)行相同操作(被稱為“數(shù)據(jù)并行性”)。單指令多數(shù)據(jù)(SIMD)是指使處理器對多個(gè)數(shù)據(jù)項(xiàng)執(zhí)行操作的指令類型。SMD技術(shù)特別適于能夠在邏輯上將寄存器中的位分割為若干個(gè)固定尺寸的數(shù)據(jù)元素的處理器，每一個(gè)元素都表示單獨(dú)的值。例如，256位寄存器中的位可以被指定為要在四個(gè)單獨(dú)的64位打包數(shù)據(jù)元素(四字(Q)尺寸的數(shù)據(jù)元素)、八個(gè)單獨(dú)的32位打包數(shù)據(jù)元素(雙字(D)尺寸的數(shù)據(jù)元素)、十六單獨(dú)的16位打包數(shù)據(jù)元素(字(W)尺寸的數(shù)據(jù)元素)、或三十二個(gè)單獨(dú)的8位數(shù)據(jù)元素(字節(jié)(B)尺寸的數(shù)據(jù)元素)上操作的源操作數(shù)。這種類型的數(shù)據(jù)被稱為打包數(shù)據(jù)類型或向量數(shù)據(jù)類型，這種數(shù)據(jù)類型的操作數(shù)被稱為打包數(shù)據(jù)操作數(shù)或向量操作數(shù)。換句話說，打包數(shù)據(jù)項(xiàng)或向量指的是打包數(shù)據(jù)元素的序列，并且打包數(shù)據(jù)操作數(shù)或向量操作數(shù)是SMD指令(也稱為打包數(shù)據(jù)指令或向量指令)的源操作數(shù)或目的地操作數(shù)。
[0007]作為示例，一種類型的SIMD指令指定要以垂直方式對兩個(gè)源向量操作數(shù)執(zhí)行的單個(gè)向量運(yùn)算，以利用相同數(shù)量的數(shù)據(jù)元素，以相同數(shù)據(jù)元素順序，生成相同尺寸的目的地向量操作數(shù)(也稱為結(jié)果向量操作數(shù))。源向量操作數(shù)中的數(shù)據(jù)元素被稱為源數(shù)據(jù)元素，而目的地向量操作數(shù)中的數(shù)據(jù)元素被稱為目的地或結(jié)果數(shù)據(jù)元素。這些源向量操作數(shù)是相同尺寸的，并包含相同寬度的數(shù)據(jù)元素，如此，它們包含相同數(shù)量的數(shù)據(jù)元素。兩個(gè)源向量操作數(shù)中的相同位位置中的源數(shù)據(jù)元素形成數(shù)據(jù)元素對(也稱為相對應(yīng)的數(shù)據(jù)元素；即，每個(gè)源操作數(shù)的數(shù)據(jù)元素位置O中的數(shù)據(jù)元素相對應(yīng)，每個(gè)源操作數(shù)的數(shù)據(jù)元素位置I中的數(shù)據(jù)元素相對應(yīng)，以此類推)。由該SIMD指令所指定的操作分別地對這些源數(shù)據(jù)元素對中的每一對執(zhí)行，以生成匹配的數(shù)量的結(jié)果數(shù)據(jù)元素，如此，每一對源數(shù)據(jù)元素都具有對應(yīng)的結(jié)果數(shù)據(jù)元素。由于操作是垂直的并且由于結(jié)果向量操作數(shù)尺寸相同，具有相同數(shù)量的數(shù)據(jù)元素，并且結(jié)果數(shù)據(jù)元素與源向量操作數(shù)以相同數(shù)據(jù)元素順序被存儲，因此，結(jié)果數(shù)據(jù)元素處于結(jié)果向量操作數(shù)中與它們的對應(yīng)的源數(shù)據(jù)元素對在源向量操作數(shù)中相同的位位置。除此示例性類型的SMD指令之外，還有各種其他類型的SMD指令(例如，只有一個(gè)或具有超過兩個(gè)的源向量操作數(shù)的、以水平方式操作的、生成不同尺寸的結(jié)果向量操作數(shù)的、具有不同尺寸的數(shù)據(jù)元素的、和/或具有不同的數(shù)據(jù)元素順序的)。應(yīng)該理解，術(shù)語目的地向量操作數(shù)(或目的地操作數(shù))被定義為執(zhí)行由指令所指定的操作的直接結(jié)果，包括將該目的地操作數(shù)存儲在某一位置(寄存器或在由該指令所指定的存儲器地址)，以便它可以作為源操作數(shù)由另一指令訪問(由另一指令指定該同一個(gè)位置)。
[0008]諸如由具有包括x86、MMX?、流式 SMD 擴(kuò)展(SSE)、SSE2、SSE3、SSE4.1 以及 SSE4.2指令的指令集的Intel? Core?處理器使用的技術(shù)之類的SMD技術(shù)，在應(yīng)用程序性能方面實(shí)現(xiàn)了大大的改善。已經(jīng)發(fā)布和/或公布了被稱為高級向量擴(kuò)展(AVX) (AVX1和AVX2)且使用向量擴(kuò)展(VEX)編碼方案的附加SIMD擴(kuò)展集(例如，參見2011年10月的Intel? 64和IA-32架構(gòu)軟件開發(fā)手冊，并且參見2011年6月的Intel?高級向量擴(kuò)展編程參考)。
[0009]與本發(fā)明的實(shí)施例有關(guān)的背景
[0010]混洗指令在當(dāng)前處理器架構(gòu)中被用于從兩個(gè)或更多源寄存器選擇數(shù)據(jù)元素并將這些數(shù)據(jù)元素復(fù)制到目的地寄存器內(nèi)的不同數(shù)據(jù)元素位置。然而，當(dāng)前的混洗指令尚未如本文所述地被實(shí)現(xiàn)為用于同條件掩碼功能一起使用，且尚未如本文所述地以256位粒度實(shí)現(xiàn)。[0011]附圖簡述
[0012]圖1A是示出根據(jù)本發(fā)明的實(shí)施例的示例性有序流水線以及示例性寄存器重命名的無序發(fā)布/執(zhí)行流水線兩者的框圖；
[0013]圖1B是示出根據(jù)本發(fā)明的各實(shí)施例的要包括在處理器中的有序架構(gòu)核的示例性實(shí)施例和示例性的寄存器重命名的無序發(fā)布/執(zhí)行架構(gòu)核的框圖。
[0014]圖2是根據(jù)本發(fā)明的實(shí)施例的具有集成的存儲器控制器和圖形器件的單核處理器和多核處理器的框圖；
[0015]圖3示出了根據(jù)本發(fā)明一個(gè)實(shí)施例的系統(tǒng)的框圖；
[0016]圖4示出了根據(jù)本發(fā)明的實(shí)施例的第二系統(tǒng)的框圖；
[0017]圖5示出了根據(jù)本發(fā)明的實(shí)施例的第三系統(tǒng)的框圖；
[0018]圖6示出了根據(jù)本發(fā)明的實(shí)施例的片上系統(tǒng)(SoC)的框圖；
[0019]圖7是根據(jù)本發(fā)明的實(shí)施例的對比使用軟件指令變換器將源指令集中的二進(jìn)制指令變換成目標(biāo)指令集中的二進(jìn)制指令的框圖。
[0020]圖8示出根據(jù)本發(fā)明的一個(gè)實(shí)施例執(zhí)行混洗操作的裝置。
[0021]圖9示出根據(jù)本發(fā)明的另一個(gè)實(shí)施例執(zhí)行混洗操作的裝置。
[0022]圖10示出根據(jù)本發(fā)明的一個(gè)實(shí)施例執(zhí)行混洗操作的方法。
[0023]圖1lA和IlB是示出根據(jù)本發(fā)明的實(shí)施例的通用向量友好指令格式及其指令模板的框圖；
[0024]圖12A-D是示出根據(jù)本發(fā)明的實(shí)施例的示例性專用向量友好指令格式的框圖；以及
[0025]圖13是根據(jù)本發(fā)明的一個(gè)實(shí)施例的寄存器架構(gòu)的框圖；
[0026]圖14A是根據(jù)本發(fā)明的各實(shí)施例的單個(gè)處理器核以及它與管芯上互連網(wǎng)絡(luò)的連接及其二級(L2)高速緩存的本地子集的框圖；以及
[0027]圖14B是根據(jù)本發(fā)明的各實(shí)施例的圖14A中的處理器核的一部分的展開圖。
[0028]詳細(xì)描沭
[0029]示例性處理器架構(gòu)和數(shù)據(jù)類型
[0030]圖1A是示出根據(jù)本發(fā)明的各實(shí)施例的示例性有序流水線和示例性的寄存器重命名的無序發(fā)布/執(zhí)行流水線的框圖。圖1B是示出根據(jù)本發(fā)明的各實(shí)施例的要包括在處理器中的有序架構(gòu)核的示例性實(shí)施例和示例性的寄存器重命名的無序發(fā)布/執(zhí)行架構(gòu)核的框圖。圖1A-B中的實(shí)線框示出了有序流水線和有序核，而可選增加的虛線框示出了寄存器重命名的、無序發(fā)布/執(zhí)行流水線和核。給定有序方面是無序方面的子集的情況下，將描述無序方面。
[0031]在圖1A中，處理器流水線100包括取出級102、長度解碼級104、解碼級106、分配級108、重命名級110、調(diào)度(也稱為分派或發(fā)布)級112、寄存器讀取/存儲器讀取級114、執(zhí)行級116、寫回/存儲器寫入級118、異常處理級122和提交級124。
[0032]圖1B示出了包括耦合到執(zhí)行引擎單元150的前端單元130的處理器核190，且執(zhí)行引擎單元和前端單元兩者都耦合到存儲器單元170。核190可以是精簡指令集合計(jì)算(RISC)核、復(fù)雜指令集合計(jì)算(CISC)核、非常長的指令字(VLIW)核或混合或替代核類型。作為又一選項(xiàng)，核190可以是專用核，諸如例如網(wǎng)絡(luò)或通信核、壓縮引擎、協(xié)處理器核、通用計(jì)算圖形處理器單元(GPGPU)核、或圖形核等等。
[0033]前端單元130包括耦合到指令高速緩存單元132的分支預(yù)測單元134，該指令高速緩存單元132被耦合到指令轉(zhuǎn)換后備緩沖器(TLB) 136，該指令轉(zhuǎn)換后備緩沖器136被耦合到指令取出單元138，指令取出單元138被耦合到解碼單元140。解碼單元140 (或解碼器)可解碼指令，并生成從原始指令解碼出的、或以其他方式反映原始指令的、或從原始指令導(dǎo)出的一個(gè)或多個(gè)微操作、微代碼進(jìn)入點(diǎn)、微指令、其他指令、或其他控制信號作為輸出。解碼單元140可使用各種不同的機(jī)制來實(shí)現(xiàn)。合適的機(jī)制的示例包括但不限于查找表、硬件實(shí)現(xiàn)、可編程邏輯陣列(PLA)、微代碼只讀存儲器(ROM)等。在一個(gè)實(shí)施例中，核190包括(例如，在解碼單元140中或否則在前端單元130內(nèi)的)用于存儲某些宏指令的微代碼的微代碼ROM或其他介質(zhì)。解碼單元140被耦合到執(zhí)行引擎單元150中的重命名/分配器單元1052。
[0034]執(zhí)行引擎單元150包括重命名/分配器單元152，該重命名/分配器單元152耦合至引退單元154和一個(gè)或多個(gè)調(diào)度器單元156的集合。調(diào)度器單元156表示任何數(shù)目的不同調(diào)度器，包括預(yù)留站、中央指令窗等。調(diào)度器單元156被耦合到物理寄存器組單元158。每個(gè)物理寄存器組單元158表示一個(gè)或多個(gè)物理寄存器組，其中不同的物理寄存器組存儲一種或多種不同的數(shù)據(jù)類型，諸如標(biāo)量整數(shù)、標(biāo)量浮點(diǎn)、打包整數(shù)、打包浮點(diǎn)、向量整數(shù)、向量浮點(diǎn)、狀態(tài)(例如，作為要執(zhí)行的下一指令的地址的指令指針)等。在一個(gè)實(shí)施例中，物理寄存器組單元158包括向量寄存器單元、寫掩碼寄存器單元和標(biāo)量寄存器單元。這些寄存器單元可以提供架構(gòu)向量寄存器、向量掩碼寄存器、和通用寄存器。物理寄存器組單元158與引退單元154重疊以示出可以用來實(shí)現(xiàn)寄存器重命名和無序執(zhí)行的各種方式(例如，使用重新排序緩沖器和引退寄存器組；使用將來的文件、歷史緩沖器和引退寄存器組；使用寄存器映射和寄存器池等等)。引退單元154和物理寄存器組單元158被耦合到執(zhí)行群集160。執(zhí)行群集160包括一個(gè)或多個(gè)執(zhí)行單元162的集合和一個(gè)或多個(gè)存儲器訪問單元164的集合。執(zhí)行單元162可以執(zhí)行各種操作(例如，移位、加法、減法、乘法)，以及對各種類型的數(shù)據(jù)(例如，標(biāo)量浮點(diǎn)、打包整數(shù)、打包浮點(diǎn)、向量整數(shù)、向量浮點(diǎn))執(zhí)行。盡管某些實(shí)施例可以包括專用于特定功能或功能集合的多個(gè)執(zhí)行單元，但其他實(shí)施例可包括全部執(zhí)行所有功能的僅一個(gè)執(zhí)行單元或多個(gè)執(zhí)行單元。調(diào)度器單元156、物理寄存器組單元158和執(zhí)行群集160被示為可能有多個(gè)，因?yàn)槟承?shí)施例為某些類型的數(shù)據(jù)/操作(例如，標(biāo)量整數(shù)流水線、標(biāo)量浮點(diǎn)/打包整數(shù)/打包浮點(diǎn)/向量整數(shù)/向量浮點(diǎn)流水線，和/或各自具有其自己的調(diào)度器單元、物理寄存器組單元和/或執(zhí)行群集的存儲器訪問流水線一以及在分開的存儲器訪問流水線的情況下，實(shí)現(xiàn)其中僅該流水線的執(zhí)行群集具有存儲器訪問單元164的某些實(shí)施例)創(chuàng)建分開的流水線。還應(yīng)當(dāng)理解，在使用分開的流水線的情況下，這些流水線中的一個(gè)或多個(gè)可以為無序發(fā)布/執(zhí)行，并且其余流水線可以為有序發(fā)布/執(zhí)行。
[0035]存儲器訪問單元164的集合被耦合到存儲器單元170，該存儲器單元170包括耦合到數(shù)據(jù)高速緩存單元174的數(shù)據(jù)TLB單元172，其中數(shù)據(jù)高速緩存單元174耦合到二級(L2)高速緩存單元176。在一個(gè)示例性實(shí)施例中，存儲器訪問單元164可包括加載單元、存儲地址單元和存儲數(shù)據(jù)單元，其中的每一個(gè)均耦合至存儲器單元170中的數(shù)據(jù)TLB單元172。指令高速緩存單元134還耦合到存儲器單元170中的二級(L2)高速緩存單元176。L2高速緩存單元176被耦合到一個(gè)或多個(gè)其他級的高速緩存，并最終耦合到主存儲器。[0036]作為示例，示例性寄存器重命名的、無序發(fā)布/執(zhí)行核架構(gòu)可以如下實(shí)現(xiàn)流水線100:1)指令取出138執(zhí)行取出和長度解碼級102和104 ；2)解碼單元140執(zhí)行解碼級106 ；3)重命名/分配器單元152執(zhí)行分配級108和重命名級110 ；4)調(diào)度器單元156執(zhí)行調(diào)度級112 ；5)物理寄存器組單元158和存儲器單元170執(zhí)行寄存器讀取/存儲器讀取級114 ；執(zhí)行群集160執(zhí)行執(zhí)行級116 ；6)存儲器單元170和物理寄存器組單元158執(zhí)行寫回/存儲器寫入級118 ;7)各單元可牽涉到異常處理級122;以及8)引退單元154和物理寄存器組單元158執(zhí)行提交級124。
[0037]核190可支持一個(gè)或多個(gè)指令集(例如，x86指令集(具有與較新版本一起添加的某些擴(kuò)展)；加利福尼亞州桑尼維爾市的MIPS技術(shù)公司的MIPS指令集；加利福尼州桑尼維爾市的ARM控股的ARM指令集(具有諸如NEON等可選附加擴(kuò)展))，其中包括本文中描述的各指令。在一個(gè)實(shí)施例中，核190包括用于支持打包數(shù)據(jù)指令集擴(kuò)展(例如，AVX1、AVX2和/或先前描述的一些形式的一般向量友好指令格式(U = O和/或U= I))的邏輯，從而允許很多多媒體應(yīng)用使用的操作能夠使用打包數(shù)據(jù)來執(zhí)行。
[0038]應(yīng)當(dāng)理解，核可支持多線程化(執(zhí)行兩個(gè)或更多個(gè)并行的操作或線程的集合)，并且可以按各種方式來完成該多線程化，此各種方式包括時(shí)分多線程化、同步多線程化(其中單個(gè)物理核為物理核正在同步多線程化的各線程中的每一個(gè)線程提供邏輯核)、或其組合(例如，時(shí)分取出和解碼以及此后諸如用Intel?超線程化技術(shù)來同步多線程化)。
[0039]盡管在無序執(zhí)行的上下文中描述了寄存器重命名，但應(yīng)當(dāng)理解，可以在有序架構(gòu)中使用寄存器重命名。盡管所示出的處理器的實(shí)施例還包括分開的指令和數(shù)據(jù)高速緩存單元134/174以及共享L2高速緩存單元176，但替換實(shí)施例可以具有用于指令和數(shù)據(jù)兩者的單個(gè)內(nèi)部高速緩存，諸如例如一級(LI)內(nèi)部高速緩存或多個(gè)級別的內(nèi)部緩存。在某些實(shí)施例中，該系統(tǒng)可包括內(nèi)部高速緩存和在核和/或處理器外部的外部高速緩存的組合?；蛘撸懈咚倬彺娑伎梢栽诤撕?或處理器的外部。
[0040]圖2是根據(jù)本發(fā)明的實(shí)施例的可具有一個(gè)以上核、可具有集成存儲器控制器、并且可具有集成圖形器件的處理器200的框圖。圖2中的實(shí)線框示出具有單個(gè)核202A、系統(tǒng)代理210、一個(gè)或多個(gè)總線控制器單元216的集合的處理器200，而虛線框中的可選附加項(xiàng)示出具有多個(gè)核202A-N、系統(tǒng)代理單元210中的一個(gè)或多個(gè)集成存儲器控制器單元214的集合以及專用邏輯208的替代處理器200。
[0041 ] 因此，處理器200的不同實(shí)現(xiàn)可包括:I) CPU，其中專用邏輯208是集成圖形和/或科學(xué)(吞吐量)邏輯(其可包括一個(gè)或多個(gè)核)，并且核202A-N是一個(gè)或多個(gè)通用核(例如，通用的有序核、通用的無序核、這兩者的組合)；2)協(xié)處理器，其中核202A-N是旨在主要用于圖形和/或科學(xué)(吞吐量)的多個(gè)專用核；以及3)協(xié)處理器，其中核202A-N是多個(gè)通用有序核。因此，處理器200可以是通用處理器、協(xié)處理器或?qū)Ｓ锰幚砥?，諸如例如網(wǎng)絡(luò)或通信處理器、壓縮引擎、圖形處理器、GPGPU (通用圖形處理單元)、高吞吐量的集成眾核(MIC)協(xié)處理器(包括30個(gè)或更多核)、或嵌入式處理器等。該處理器可以被實(shí)現(xiàn)在一個(gè)或多個(gè)芯片上。處理器200可以是一個(gè)或多個(gè)襯底的一部分，和/或可以使用諸如例如BiCMOSXMOS或NMOS等的多個(gè)加工技術(shù)中的任何一個(gè)技術(shù)將其實(shí)現(xiàn)在一個(gè)或多個(gè)襯底上。
[0042]存儲器層次結(jié)構(gòu)包括在各核內(nèi)的一個(gè)或多個(gè)級別的高速緩存、一個(gè)或多個(gè)共享高速緩存單元206的集合、以及耦合至集成存儲器控制器單元214的集合的外部存儲器(未示出)。該共享高速緩存單元206的集合可以包括一個(gè)或多個(gè)中間級高速緩存，諸如二級(L2)、三級(L3)、四級(L4)或其他級別的高速緩存、末級高速緩存(LLC)、和/或其組合。盡管在一個(gè)實(shí)施例中，基于環(huán)的互連單元212將集成圖形邏輯208、共享高速緩存單元206的集合以及系統(tǒng)代理單元210/集成存儲器控制器單元214互連，但替代實(shí)施例可使用任何數(shù)量的公知技術(shù)來將這些單元互連。在一個(gè)實(shí)施例中，可以維護(hù)一個(gè)或多個(gè)高速緩存單元206和核202A-N之間的一致性(coherency)。
[0043]在某些實(shí)施例中，核202A-N中的一個(gè)或多個(gè)核能夠多線程化。系統(tǒng)代理210包括協(xié)調(diào)和操作核202A-N的那些組件。系統(tǒng)代理單元210可包括例如功率控制單元(P⑶)和顯示單元。P⑶可以是或包括調(diào)整核202A-N和集成圖形邏輯208的功率狀態(tài)所需的邏輯和組件。顯示單元用于驅(qū)動一個(gè)或多個(gè)外部連接的顯示器。
[0044]核202A-N在架構(gòu)指令集方面可以是同構(gòu)的或異構(gòu)的；8卩，這些核202A-N中的兩個(gè)或更多個(gè)核可能能夠執(zhí)行相同的指令集，而其他核可能能夠執(zhí)行該指令集的僅僅子集或不冋的指令集。
[0045]圖3-6是示例性計(jì)算機(jī)架構(gòu)的框圖。本領(lǐng)域已知的對膝上型設(shè)備、臺式機(jī)、手持PC、個(gè)人數(shù)字助理、工程工作站、服務(wù)器、網(wǎng)絡(luò)設(shè)備、網(wǎng)絡(luò)中樞、交換機(jī)、嵌入式處理器、數(shù)字信號處理器(DSP)、圖形設(shè)備、視頻游戲設(shè)備、機(jī)頂盒、微控制器、蜂窩電話、便攜式媒體播放器、手持設(shè)備以及各種其他電子設(shè)備的其他系統(tǒng)設(shè)計(jì)和配置也是合適的。一般來說，能夠包含本文中所公開的 處理器和/或其它執(zhí)行邏輯的多個(gè)系統(tǒng)和電子設(shè)備一般都是合適的。
[0046]現(xiàn)在參見圖3，所示為根據(jù)本發(fā)明的一個(gè)實(shí)施例的系統(tǒng)300的框圖。系統(tǒng)300可以包括一個(gè)或多個(gè)處理器310、315，這些處理器耦合到控制器中樞320。在一個(gè)實(shí)施例中，控制器中樞320包括圖形存儲器控制器中樞(GMCH) 390和輸入/輸出中樞(IOH) 350 (其可以在分開的芯片上)；GMCH390包括存儲器340和協(xié)處理器345耦合到的存儲器和圖形控制器；10H350將輸入/輸出(I/O)設(shè)備360耦合到GMCH390。替代地，存儲器和圖形控制器中的一個(gè)或兩個(gè)在處理器(如本文中所描述的)內(nèi)集成，存儲器340和協(xié)處理器345直接耦合到處理器310、以及單一芯片中的具有10H350的控制器中樞320。
[0047]附加處理器315的任選性質(zhì)用虛線表示在圖3中。每一處理器310、315可包括本文中描述的處理核中的一個(gè)或多個(gè)，并且可以是處理器200的某一版本。
[0048]存儲器340可以是例如動態(tài)隨機(jī)存取存儲器(DRAM)、相變存儲器(PCM)或這兩者的組合。對于至少一個(gè)實(shí)施例，控制器中樞320經(jīng)由諸如前端總線(FSB)之類的多分支總線(mult1-drop bus)、諸如快速通道互連(QPI)之類的點(diǎn)對點(diǎn)接口、或者類似的連接395與處理器310、315進(jìn)行通信。
[0049]在一個(gè)實(shí)施例中，協(xié)處理器345是專用處理器，諸如例如高吞吐量MIC處理器、網(wǎng)絡(luò)或通信處理器、壓縮引擎、圖形處理器、GPGPU、或嵌入式處理器等等。在一個(gè)實(shí)施例中，控制器中樞320可以包括集成圖形加速器。
[0050]在物理資源310、315之間可以存在包括架構(gòu)、微架構(gòu)、熱、和功耗特征等的一連串品質(zhì)度量方面的各種差異。
[0051]在一個(gè)實(shí)施例中，處理器310執(zhí)行控制一般類型的數(shù)據(jù)處理操作的指令。嵌入在這些指令中的可以是協(xié)處理器指令。處理器310將這些協(xié)處理器指令識別為具有應(yīng)由附連的協(xié)處理器345所執(zhí)行的類型。因此，處理器310在協(xié)處理器總線或者其他互連上將這些協(xié)處理器指令(或者表示協(xié)處理器指令的控制信號)發(fā)布到協(xié)處理器345。協(xié)處理器345接受并執(zhí)行所接收的協(xié)處理器指令。
[0052]現(xiàn)在參考圖4，所示為根據(jù)本發(fā)明的實(shí)施例的更具體的第一示例性系統(tǒng)400的框圖。如圖4所示，多處理器系統(tǒng)400是點(diǎn)對點(diǎn)互連系統(tǒng)，并包括經(jīng)由點(diǎn)對點(diǎn)互連450耦合的第一處理器470和第二處理器480。處理器470和480中的每一個(gè)都可以是處理器200的某一版本。在本發(fā)明的一個(gè)實(shí)施例中，處理器470和480分別是處理器310和315,而協(xié)處理器438是協(xié)處理器345。在另一實(shí)施例中，處理器470和480分別是處理器310和協(xié)處理器 345。
[0053]處理器470和480被示為分別包括集成存儲器控制器(MC)單元472和482。處理器470還包括作為其總線控制器單元的一部分的點(diǎn)對點(diǎn)(P-P)接口 476和478 ;類似地，第二處理器480包括點(diǎn)對點(diǎn)接口 486和488。處理器470、480可以使用點(diǎn)對點(diǎn)(P-P)接口電路478、488經(jīng)由P-P接口 450來交換信息。如圖4所示，IMC472和482將處理器耦合至相應(yīng)的存儲器，即存儲器432和存儲器434，這些存儲器可以是本地附連至相應(yīng)的處理器的主存儲器的一部分。
[0054]處理器470、480可各自經(jīng)由使用點(diǎn)對點(diǎn)接口電路476、494、486、498的各個(gè)P-P接口 452、454與芯片組490交換信息。芯片組490可以可選地經(jīng)由高性能接口 439與協(xié)處理器438交換信息。在一個(gè)實(shí)施例中，協(xié)處理器438是專用處理器，諸如例如高吞吐量MIC處理器、網(wǎng)絡(luò)或通信處理器、壓縮引擎、圖形處理器、GPGPU、或嵌入式處理器等等。
[0055]共享高速緩存(未示出)可以被包括在任一處理器之內(nèi)，或被包括在兩個(gè)處理器外部但仍經(jīng)由P-P互連與這些處理器連接，從而如果將某處理器置于低功率模式時(shí)，可將任一處理器或兩個(gè)處理器的本地高速緩存信息存儲在該共享高速緩存中。
[0056]芯片組490可經(jīng)由接口 496耦合至第一總線416。在一個(gè)實(shí)施例中，第一總線416可以是外圍部件互連(PCI)總線，或諸如PCI Express總線或其它第三代I/O互連總線之類的總線，但本發(fā)明的范圍并不受此限制。
[0057]如圖4所示，各種I/O設(shè)備414可以連同總線橋418耦合到第一總線416，總線橋418將第一總線416耦合至第二總線420。在一個(gè)實(shí)施例中，諸如協(xié)處理器、高吞吐量MIC處理器、GPGPU的處理器、加速器(諸如例如圖形加速器或數(shù)字信號處理器(DSP)單元)、現(xiàn)場可編程門陣列或任何其他處理器的一個(gè)或多個(gè)附加處理器415被耦合到第一總線416。在一個(gè)實(shí)施例中，第二總線420可以是低引腳計(jì)數(shù)(LPC)總線。各種設(shè)備可以被耦合至第二總線420，在一個(gè)實(shí)施例中這些設(shè)備包括例如鍵盤/鼠標(biāo)422、通信設(shè)備427以及諸如可包括指令/代碼和數(shù)據(jù)430的盤驅(qū)動器或其它大容量存儲設(shè)備的存儲單元428。此外，音頻1/0424可以被耦合至第二總線420。注意，其它架構(gòu)是可能的。例如，代替圖4的點(diǎn)對點(diǎn)架構(gòu)，系統(tǒng)可以實(shí)現(xiàn)多分支總線或其它這類架構(gòu)。
[0058]現(xiàn)在參考圖5，所示為根據(jù)本發(fā)明的實(shí)施例的更具體的第二示例性系統(tǒng)1500的框圖。圖4和圖5中的相同部件用相同附圖標(biāo)記表示，并從圖5中省去了圖4中的某些方面，以避免使圖5的其它方面變得模糊。
[0059]圖5示出處理器470、480可分別包括集成存儲器和I/O控制邏輯(“CL”)472和482。因此，CL472、482包括集成存儲器控制器單元并包括I/O控制邏輯。圖5不僅示出耦合至CL472、482的存儲器432、434，而且還示出同樣耦合至控制邏輯472、482的I/O設(shè)備514。傳統(tǒng)I/O設(shè)備515被耦合至芯片組490。
[0060]現(xiàn)在參考圖6，所示為根據(jù)本發(fā)明的實(shí)施例的SoC600的框圖。在圖2中，相似的部件具有同樣的附圖標(biāo)記。另外，虛線框是更先進(jìn)的SoC的可選特征。在圖6中，互連單元602被耦合至:應(yīng)用處理器610，該應(yīng)用處理器包括一個(gè)或多個(gè)核202A-N的集合以及共享高速緩存單元206 ;系統(tǒng)代理單元210 ;總線控制器單元216 ;集成存儲器控制器單元214 ; —組或一個(gè)或多個(gè)協(xié)處理器620，其可包括集成圖形邏輯、圖像處理器、音頻處理器和視頻處理器；靜態(tài)隨機(jī)存取存儲器(SRAM)單元630 ;直接存儲器存取(DMA)單元632 ;以及用于耦合至一個(gè)或多個(gè)外部顯示器的顯示單元640。在一個(gè)實(shí)施例中，協(xié)處理器620包括專用處理器，諸如例如網(wǎng)絡(luò)或通信處理器、壓縮引擎、GPGPU、高吞吐量MIC處理器、或嵌入式處理器
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[0061]本文公開的機(jī)制的各實(shí)施例可以被實(shí)現(xiàn)在硬件、軟件、固件或這些實(shí)現(xiàn)方法的組合中。本發(fā)明的實(shí)施例可實(shí)現(xiàn)為在可編程系統(tǒng)上執(zhí)行的計(jì)算機(jī)程序或程序代碼，該可編程系統(tǒng)包括至少一個(gè)處理器、存儲系統(tǒng)(包括易失性和非易失性存儲器和/或存儲元件)、至少一個(gè)輸入設(shè)備以及至少一個(gè)輸出設(shè)備。
[0062]可將程序代碼(諸如圖4中示出的代碼430)應(yīng)用于輸入指令，以執(zhí)行本文描述的各功能并生成輸出信息?？梢园匆阎绞綄⑤敵鲂畔?yīng)用于一個(gè)或多個(gè)輸出設(shè)備。為了本申請的目的，處理系統(tǒng)包括具有諸如例如數(shù)字信號處理器(DSP)、微控制器、專用集成電路(ASIC)或微處理器之類的處理器的任何系統(tǒng)。
[0063]程序代碼可以用高級程序化語言或面向?qū)ο蟮木幊陶Z言來實(shí)現(xiàn)，以便與處理系統(tǒng)通信。在需要時(shí)，也可用匯編語言或機(jī)器語言來實(shí)現(xiàn)程序代碼。事實(shí)上，本文中描述的機(jī)制不僅限于任何特定編程語言的范圍。在任一情形下，語言可以是編譯語言或解釋語言。
[0064]至少一個(gè)實(shí)施例的一個(gè)或多個(gè)方面可以由存儲在機(jī)器可讀介質(zhì)上的表示性指令來實(shí)現(xiàn)，指令表示處理器中的各種邏輯，指令在被機(jī)器讀取時(shí)使得該機(jī)器制作用于執(zhí)行本文所述的技術(shù)的邏輯。被稱為“IP核”的這些表示可以被存儲在有形的機(jī)器可讀介質(zhì)上，并被提供給多個(gè)客戶或生產(chǎn)設(shè)施以加載到實(shí)際制造該邏輯或處理器的制造機(jī)器中。
[0065]這樣的機(jī)器可讀存儲介質(zhì)可以包括但不限于通過機(jī)器或設(shè)備制造或形成的物品的非瞬態(tài)的有形安排，其包括存儲介質(zhì)，諸如硬盤；任何其它類型的盤，包括軟盤、光盤、緊致盤只讀存儲器(CD-ROM)、緊致盤可重寫(CD-RW)的以及磁光盤；半導(dǎo)體器件，例如只讀存儲器(ROM)、諸如動態(tài)隨機(jī)存取存儲器(DRAM)和靜態(tài)隨機(jī)存取存儲器(SRAM)的隨機(jī)存取存儲器(RAM)、可擦除可編程只讀存儲器(EPROM)、閃存、電可擦除可編程只讀存儲器(EEPROM);相變存儲器(PCM);磁卡或光卡；或適于存儲電子指令的任何其它類型的介質(zhì)。
[0066]因此，本發(fā)明的各實(shí)施例還包括非瞬態(tài)的有形機(jī)器可讀介質(zhì)，該介質(zhì)包含指令或包含設(shè)計(jì)數(shù)據(jù)，諸如硬件描述語言(HDL)，它定義本文中描述的結(jié)構(gòu)、電路、裝置、處理器和/或系統(tǒng)特征。這些實(shí)施例也被稱為程序產(chǎn)品。
[0067]在某些情況下，指令轉(zhuǎn)換器可用來將指令從源指令集轉(zhuǎn)換至目標(biāo)指令集。例如，指令轉(zhuǎn)換器可以變換(例如使用靜態(tài)二進(jìn)制變換、包括動態(tài)編譯的動態(tài)二進(jìn)制變換)、變形、仿真或以其它方式將指令轉(zhuǎn)換成將由核來處理的一個(gè)或多個(gè)其它指令。指令轉(zhuǎn)換器可以用軟件、硬件、固件、或其組合實(shí)現(xiàn)。指令轉(zhuǎn)換器可以在處理器上、在處理器外、或者部分在處理器上且部分在處理器外。[0068]圖7是根據(jù)本發(fā)明的各實(shí)施例的對照使用軟件指令轉(zhuǎn)換器將源指令集中的二進(jìn)制指令轉(zhuǎn)換成目標(biāo)指令集中的二進(jìn)制指令的框圖。在所示的實(shí)施例中，指令轉(zhuǎn)換器是軟件指令轉(zhuǎn)換器，但作為替代，該指令轉(zhuǎn)換器可以用軟件、固件、硬件或其各種組合來實(shí)現(xiàn)。圖7示出了用高級語言702的程序可以使用x86編譯器704來編譯，以生成可以由具有至少一個(gè)x86指令集核716的處理器原生執(zhí)行的x86 二進(jìn)制代碼706。具有至少一個(gè)x86指令集核716的處理器表示任何處理器，這些處理器能通過兼容地執(zhí)行或以其他方式處理以下內(nèi)容來執(zhí)行與具有至少一個(gè)x86指令集核的英特爾處理器基本相同的功能:1)英特爾x86指令集核的指令集的本質(zhì)部分，或2)被定向?yàn)樵诰哂兄辽僖粋€(gè)x86指令集核的英特爾處理器上運(yùn)行的應(yīng)用或其它程序的目標(biāo)代碼版本，以便取得與具有至少一個(gè)x86指令集核的英特爾處理器基本相同的結(jié)果。x86編譯器704表示用于生成x86 二進(jìn)制代碼706 (例如，對象代碼)的編譯器，該二進(jìn)制代碼706可通過或不通過附加的鏈接處理在具有至少一個(gè)x86指令集核716的處理器上執(zhí)行。類似地，圖7示出用高級語言702的程序可以使用替代的指令集編譯器708來編譯，以生成可以由不具有至少一個(gè)x86指令集核714的處理器(例如具有執(zhí)行加利福尼亞州桑尼維爾市的MIPS技術(shù)公司的MIPS指令集，和/或執(zhí)行加利福尼亞州桑尼維爾市的ARM控股公司的ARM指令集的核的處理器)原生執(zhí)行的替代指令集二進(jìn)制代碼710。指令轉(zhuǎn)換器712被用來將x86 二進(jìn)制代碼706轉(zhuǎn)換成可以由不具有x86指令集核714的處理器原生執(zhí)行的代碼。該轉(zhuǎn)換后的代碼不大可能與替換性指令集二進(jìn)制代碼710相同，因?yàn)槟軌蜻@樣做的指令轉(zhuǎn)換器難以制造；然而，轉(zhuǎn)換后的代碼將完成一般操作并由來自替換性指令集的指令構(gòu)成。因此，指令轉(zhuǎn)換器712通過仿真、模擬或任何其它過程來表示允許不具有x86指令集處理器或核的處理器或其它電子設(shè)備執(zhí)行x86 二進(jìn)制代碼706的軟件、固件、硬件或其組合。
[0069]本發(fā)明用于執(zhí)行混洗操作的實(shí)施例
[0070]以下所述的本發(fā)明的實(shí)施例提供使用條件掩碼且以128位或256位粒度對來自源寄存器的浮點(diǎn)或整數(shù)數(shù)據(jù)元素進(jìn)行混洗。盡管這些實(shí)施例是在特定掩碼寄存器值和輸出寄存器尺寸的上下文中描述的，但本發(fā)根本原理不限于這些實(shí)現(xiàn)方式。
[0071]圖8示出了根據(jù)本發(fā)明的一個(gè)實(shí)施例的用于在具有128位打包數(shù)據(jù)元素A — D的256位操作數(shù)802-803上進(jìn)行混洗操作的混洗邏輯805。具體地，在該實(shí)施例中，混洗邏輯805基于2位的立即數(shù)值805，選擇要被復(fù)制到目的地寄存器(DST) 804的第一 128位位置的128位數(shù)據(jù)元素，A或B，并選擇要被復(fù)制到目的地寄存器804的第二 128位位置的第二128位數(shù)據(jù)元素，C或D。在一個(gè)實(shí)施例中，立即數(shù)值的第一位指定將A或是B混洗到目的地寄存器的第一半部(例如，O = A，I = B)，而立即數(shù)值的第二位指定將C或是B混洗到目的地寄存器的第二半部(例如，O = C，I = D)。
[0072]在一個(gè)實(shí)施例中，也可在掩碼數(shù)據(jù)結(jié)構(gòu)870中為目的地寄存器數(shù)據(jù)元素中的每一個(gè)指定掩碼位。如果與目的地寄存器中的特定數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位被設(shè)為真，則混洗邏輯805如上所述地將數(shù)據(jù)元素混洗到目的地寄存器中。在一個(gè)實(shí)施例中，如果掩碼位被設(shè)置為假，則混洗邏輯向相關(guān)聯(lián)目的地寄存器條目寫入全零。例如，在一個(gè)實(shí)施例中，如果與目的地寄存器位0:127相關(guān)聯(lián)的掩碼位被設(shè)為假值，則混洗邏輯805向位0:127寫入全零。前述用于響應(yīng)于掩碼值向目的地?cái)?shù)據(jù)元素寫入零的技術(shù)在本文中稱為“歸零掩碼”。替代地，本發(fā)明的一個(gè)實(shí)施例使用“合并掩碼”，其中存儲在目的地寄存器中的先前數(shù)據(jù)元素值被保持。因而，返回到以上示例，如果使用“合并掩碼”，則位0:127可保持其在前值。當(dāng)然，以上所描述的掩碼位可被反轉(zhuǎn)，同時(shí)仍遵循本發(fā)明的基本原理(例如，真=掩碼，假=不掩碼)。
[0073]如圖8所示，在一個(gè)實(shí)施例中，混洗邏輯805訪問寄存器以通過控制復(fù)用器810-811來執(zhí)行以上操作。本領(lǐng)域技術(shù)人員能夠很好地理解實(shí)現(xiàn)復(fù)用器所需的邏輯，在此不再贅述。
[0074]圖9示出混洗邏輯805的另一實(shí)施例，混洗邏輯混洗存儲在兩個(gè)512位源寄存器902 - 903中的四個(gè)128位數(shù)據(jù)元素A — D和E — F?；煜催壿?05基于立即數(shù)值imm8905的頭4位的值來選擇數(shù)據(jù)元素A-D中的任意兩個(gè)，并基于立即數(shù)值imm8905的后4位的值來選擇數(shù)據(jù)元素E - H中的任意兩個(gè)。更具體地，在一個(gè)實(shí)施例中，立即數(shù)值的頭2位指定用于目的地寄存器904的數(shù)據(jù)元素O:127的選擇；立即數(shù)值的接下去2位指定用于目的地寄存器904的數(shù)據(jù)元素128:255的選擇；立即數(shù)值的接下去2位指定用于目的地寄存器904的數(shù)據(jù)元素256:383的選擇；且立即數(shù)值的最后2位指定對目的地寄存器904的數(shù)據(jù)元素384:511的選擇。
[0075]在一個(gè)實(shí)施例中，可指定掩碼數(shù)據(jù)結(jié)構(gòu)870來提供如上所述的掩碼(masking)操作.例如，如果使用“歸零掩碼”，則混洗邏輯805對目的地904中和假掩碼位相關(guān)聯(lián)的數(shù)據(jù)元素寫入全零，并對目的地904中和真掩碼位相關(guān)聯(lián)的數(shù)據(jù)元素執(zhí)行如上所述的混洗操作?；蛘?，如果使用“合并掩碼”，則混洗邏輯805對目的地904中和假掩碼位相關(guān)聯(lián)的數(shù)據(jù)元素維持在先值，并對目的地904中和真掩碼位相關(guān)聯(lián)的數(shù)據(jù)元素執(zhí)行如上所述的混洗操作。
[0076]圖10中例示了根據(jù)本發(fā)明的一個(gè)實(shí)施例的方法。該方法可在圖8 - 9中所示的架構(gòu)的上下文內(nèi)執(zhí)行，但并不限于任何特定架構(gòu)。
[0077]在1002，將控制變量N設(shè)為零，且在1002，讀取立即數(shù)值以確定如何混洗數(shù)據(jù)元素。在1004，選擇數(shù)據(jù)元素N用于更新目的地寄存器。如果掩碼條件被設(shè)置為假值，則在1005，基于特定掩碼類型更新目的地寄存器中的數(shù)據(jù)元素N。例如，如果使用歸零掩碼，則向目的地?cái)?shù)據(jù)元素N寫入全零。
[0078]如果寫掩碼條件被設(shè)為真值，則在1007，SRCl或SRC2是基于N的當(dāng)前值的。例如，如果數(shù)據(jù)元素N在目的地寄存器的第一半中，則可選擇SRCl，且如果數(shù)據(jù)元素N在目的地寄存器的第二半中，則可選擇SRC2。在1008，從源寄存器中選擇數(shù)據(jù)元素，并基于立即數(shù)值將其作為數(shù)據(jù)元素N存儲在目的地寄存器中(例如，如上所述的)。如果在1010確定在目的地中最終數(shù)據(jù)元素已被更新，則過程終止。否則，在1011，選擇目的地寄存器中的下一數(shù)據(jù)元素N用于更新，且過程返回到1003。
[0079]以下給出了描述本發(fā)明的一個(gè)實(shí)施例的實(shí)現(xiàn)的偽代碼。然而，應(yīng)該理解，本發(fā)明的基本原理不限于偽代碼中描述的特定實(shí)現(xiàn)。
[0080]
【權(quán)利要求】
1.一種用于執(zhí)行一個(gè)或多個(gè)指令以執(zhí)行以下操作的處理器: 讀取存儲在掩碼數(shù)據(jù)結(jié)構(gòu)中的每個(gè)掩碼位，所述掩碼數(shù)據(jù)結(jié)構(gòu)包括和目的地寄存器的數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位，所述掩碼位的值可用于確定應(yīng)在存儲于第一源寄存器和第二源寄存器中的數(shù)據(jù)元素上執(zhí)行掩碼操作還是混洗操作； 對于所述目的地寄存器的每個(gè)數(shù)據(jù)元素，如果和所述數(shù)據(jù)元素關(guān)聯(lián)的掩碼位指示應(yīng)執(zhí)行混洗操作，則將來自第一源寄存器和第二源寄存器的數(shù)據(jù)元素混洗至所述目的地寄存器中的指定數(shù)據(jù)元素；以及 如果所述掩碼位指示應(yīng)執(zhí)行掩碼操作，則執(zhí)行針對所述目的地寄存器的數(shù)據(jù)元素的指定掩碼操作。
2.如權(quán)利要求1所述的處理器，其特征在于，所指定的掩碼操作包括將所述目的地寄存器中的數(shù)據(jù)元素的位設(shè)置為全部等于零。
3.如權(quán)利要求1所述的處理器，其特征在于，所指定的掩碼操作包括保持先前存儲在所述目的地寄存器的數(shù)據(jù)元素中的現(xiàn)有值。
4.如權(quán)利要求1所述的處理器，其特征在于，所述目的地寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
5.如權(quán)利要求4所述的處理器，其特征在于，所述第一和第二源寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
6.一種方法，包括: 讀取存儲在掩碼數(shù)據(jù)結(jié)構(gòu)中的每個(gè)掩碼位，所述掩碼數(shù)據(jù)結(jié)構(gòu)包括和目的地寄存器的數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位，所述掩碼位的值可用于確定應(yīng)在存儲于第一源寄存器和第二源寄存器中的數(shù)據(jù)元素上執(zhí)行掩碼操作還是混洗操作； 對于所述目的地寄存器的每個(gè)數(shù)據(jù)元素，如果和所述數(shù)據(jù)元素關(guān)聯(lián)的掩碼位指示應(yīng)執(zhí)行混洗操作，則將來自第一源寄存器和第二源寄存器的數(shù)據(jù)元素混洗至所述目的地寄存器中的指定數(shù)據(jù)元素；以及 如果所述掩碼位指示應(yīng)執(zhí)行掩碼操作，則執(zhí)行針對所述目的地寄存器的所述數(shù)據(jù)元素的指定掩碼操作。
7.如權(quán)利要求6所述的方法，其特征在于，所指定的掩碼操作包括將所述目的地寄存器中的數(shù)據(jù)元素的位設(shè)置為全部等于零。
8.如權(quán)利要求6所述的方法，其特征在于，所指定的掩碼操作包括保持先前存儲在所述目的地寄存器的數(shù)據(jù)元素中的現(xiàn)有值。
9.如權(quán)利要求6所述的方法，其特征在于，所述目的地寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
10.如權(quán)利要求9所述的方法，其特征在于，所述第一和第二源寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
11.一種處理器，包括: 用于讀取存儲在掩碼數(shù)據(jù)結(jié)構(gòu)中的每個(gè)掩碼位的裝置，所述掩碼數(shù)據(jù)結(jié)構(gòu)包括和目的地寄存器的數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位，所述掩碼位的值可用于確定應(yīng)在存儲于第一源寄存器和第二源寄存器中的數(shù)據(jù)元素上執(zhí)行掩碼操作還是混洗操作； 用于將來自第一源寄存器和第二源寄存器的數(shù)據(jù)元素混洗至所述目的地寄存器中的指定數(shù)據(jù)元素的裝置，其中，對于所述目的地寄存器的每個(gè)數(shù)據(jù)元素，如果和所述數(shù)據(jù)元素關(guān)聯(lián)的掩碼位指示應(yīng)執(zhí)行混洗操作，則混洗數(shù)據(jù)元素，其中如果所述掩碼位指示應(yīng)執(zhí)行掩碼操作，則執(zhí)行針對所述目的地寄存器的所述數(shù)據(jù)元素的指定掩碼操作。
12.如權(quán)利要求11所述的處理器，其特征在于，所指定的掩碼操作包括將所述目的地寄存器中的數(shù)據(jù)元素的位設(shè)置為全部等于零。
13.如權(quán)利要求11所述的處理器，其特征在于，所指定的掩碼操作包括保持先前存儲在所述目的地寄存器中的數(shù)據(jù)元素中的現(xiàn)有值。
14.如權(quán)利要求11所述的處理器，其特征在于，所述目的地寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
15.如權(quán)利要求14所述的處理器，其特征在于，所述第一和第二源寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
16.一種計(jì)算機(jī)系統(tǒng)，包括: 用于存儲程序指令和數(shù)據(jù)的存儲器； 用于執(zhí)行所述程序指令中的一個(gè)或多個(gè)以執(zhí)行以下操作的處理器: 讀取存儲在掩碼數(shù)據(jù)結(jié)構(gòu)中的每個(gè)掩碼位，所述掩碼數(shù)據(jù)結(jié)構(gòu)包括和目的地寄存器的數(shù)據(jù)元素相關(guān)聯(lián)的掩碼位，所述掩碼位的值可用于確定應(yīng)在存儲于第一源寄存器和第二源寄存器中的數(shù)據(jù)元素上執(zhí)行掩碼操作還是混洗操作； 對于所述目的地寄存器的每個(gè)數(shù)據(jù)元素，如果和所述數(shù)據(jù)元素關(guān)聯(lián)的掩碼位指示應(yīng)執(zhí)行混洗操作，則將來自第一源寄存器和第二源寄存器的數(shù)據(jù)元素混洗至所述目的地寄存器中的指定數(shù)據(jù)元素；以及 如果所述掩碼位指示應(yīng)執(zhí)行掩碼操作，則執(zhí)行針對所述目的地寄存器的數(shù)據(jù)元素的指定掩碼操作。
17.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所指定的掩碼操作包括將所述目的地寄存器中數(shù)據(jù)元素的位設(shè)置為全部等于零。
18.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所指定的掩碼操作包括保持先前存儲在所述目的地寄存器中的數(shù)據(jù)元素中的現(xiàn)有值。
19.如權(quán)利要求16所述的系統(tǒng)，其特征在于，所述目的地寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
20.如權(quán)利要求19所述的系統(tǒng)，其特征在于，所述第一和第二源寄存器中的每個(gè)數(shù)據(jù)元素包括128位數(shù)據(jù)。
21.如權(quán)利要求15所述的系統(tǒng)，其特征在于，還包括: 顯示適配器，用于響應(yīng)于所述處理器對所述程序代碼的執(zhí)行而呈現(xiàn)圖形圖像。
22.如權(quán)利要求21所述的系統(tǒng)，其特征在于，還包括: 用戶輸入接口，用于從用戶輸入設(shè)備接收控制信號，所述處理器響應(yīng)于所述控制信號執(zhí)行所述程序代碼。
【文檔編號】G06F9/30GK104025040SQ201180075873
【公開日】2014年9月3日 申請日期:2011年12月23日 優(yōu)先權(quán)日:2011年12月23日
【發(fā)明者】R·凡倫天, E·烏爾德-阿邁德-瓦爾, J·考博爾, T·尤里爾, B·L·托爾 申請人:英特爾公司