專利名稱：微處理器中的io接口輸出電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種IO (Input and Output)接口輸出電路，尤其是涉及一種深亞微米工藝下的微處理器中可以適應(yīng)多種IO電源、具有多種驅(qū)動能力的IO接口輸出電路。
背景技術(shù)：
如圖1所示，在目前微處理器的IO接口輸出電路中，數(shù)據(jù)輸出信號IN、使能輸出信號OE經(jīng)過一個與非門ANDl和或非門NORl (輸出使能信號OE經(jīng)過一個反相器Xl進(jìn)入或非門NORl的其中一個輸入端)的控制，傳輸給電平轉(zhuǎn)換電路1轉(zhuǎn)換為IO高壓信號，再經(jīng)由驅(qū)動電路2輸出到PAD上。其中，平轉(zhuǎn)換電路1包括2個轉(zhuǎn)換網(wǎng)絡(luò)由2個N型晶體管MP10和MP11、2個N型晶體管麗10和麗11、反相器X2構(gòu)成的第一轉(zhuǎn)換網(wǎng)絡(luò)，晶體管MPlO的源極和MPll的源極都連接IO電源(OVDD)；由2個N型晶體管MP12和MP13、2個N型晶體管MN12和MN13、反相器X3構(gòu)成的第二轉(zhuǎn)換網(wǎng)絡(luò)，晶體管MP12的源極和MP13的源極都連接IO電源(0VDD)。而驅(qū)動電路2則包括2個N型晶體管MP14和MP15和2個N型晶體管MN18和MN19。但是，現(xiàn)有IO接口輸出電路存在如下缺陷
1、只能在單一IO電源(OVDD)下工作，關(guān)鍵是電平轉(zhuǎn)換電路1只能將微處理器的內(nèi)核低壓信號轉(zhuǎn)換為一種IO電源電壓值的高壓信號；
2、隨著集成電路的廣泛應(yīng)用，微處理器往往需要面對驅(qū)動不同類型的元器件，為了與這些元器件的負(fù)載相匹配，IO輸出電路也需要具有不同的驅(qū)動能力。但現(xiàn)有IO接口輸出電路顯然無法滿足具有不同驅(qū)動能力的需要。為了使IO接口輸出電路可以滿足具有不同驅(qū)動能力的需要，一種解決方案是設(shè)計多個如圖1所示的電路，并對驅(qū)動電路的驅(qū)動晶體管尺寸進(jìn)行調(diào)整，以滿足所需要的驅(qū)動能力。但是，這種解決方案的直接缺陷是電路面積增大、電子元器件數(shù)量增大，使得電路的硬件開銷成倍的增長。

發(fā)明內(nèi)容
為解決現(xiàn)有技術(shù)存在的問題，本發(fā)明提出一種深亞微米工藝下的微處理器中可以適應(yīng)多種IO電源、具有多種驅(qū)動能力的IO接口輸出電路。本發(fā)明采用如下技術(shù)方案實現(xiàn)一種微處理器中的IO接口輸出電路，其包括 用于將微處理器內(nèi)核電源VDD轉(zhuǎn)換成不同電壓的IO電源OVDD的電平轉(zhuǎn)換電路，其包
括均連接內(nèi)核電源VDD的轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路；
用于產(chǎn)生并輸出偏置信號pbias、偏置信號nbias和旁路使能信號的偏置電路，偏置信號pbias、旁路使能信號分別輸出至轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路，通過改變偏置信號pbias的電壓大小使轉(zhuǎn)換網(wǎng)絡(luò)適用不同電壓的IO電源0VDD，并當(dāng)IO電源OVDD等于內(nèi)核電源VDD時由旁路使能信號控制旁路電路導(dǎo)通；
用于受偏置信號Pbias和偏置信號nbias控制具有不同輸出電阻以具有不同的驅(qū)動能力的驅(qū)動電路，其控制端連接偏置信號Pbias和偏置信號nbias。其中，在偏置信號nbias與地之間連接晶體管麗5，晶體管麗5的柵極連接偏置信號nbias，而源極、漏極和襯底相連并接地。其中，在偏置信號pbias與IO電源OVDD之間連接晶體管MP9，晶體管MP9的柵極連接偏置信號pbias，而源極、漏極和襯底相連并連接IO電源0VDD。其中，轉(zhuǎn)換網(wǎng)絡(luò)包括柵極均連接偏置信號pbias的晶體管MP12和晶體管MP13， 晶體管MP12的源極和襯底均通過晶體管MPlO連接IO電源0VDD，晶體管MP13的源極和襯底均通過晶體管MPll連接IO電源0VDD，晶體管MPlO的源極和襯底連接IO電源0VDD、柵極連接晶體管MPll的漏極，晶體管MPll的源極和襯底連接IO電源0VDD、柵極連接MPlO的漏極、漏極接MPlO的柵極；柵極均連接內(nèi)核電源VDD的晶體管麗10和晶體管麗11，晶體管麗10的漏極連接晶體管MP12的漏極、源極通過晶體管麗12接地，晶體管麗11的漏極連接晶體管MP13的漏極、源極通過晶體管麗13接地。其中，旁路電路包括柵極均連接內(nèi)核電源VDD的晶體管麗14和晶體管麗16 ；柵極均連接旁路使能信號的晶體管麗15和晶體管麗15 ；晶體管麗14的漏極連接晶體管MP12 的源極、源極連接晶體管麗15的漏極，而晶體管麗15的源極連接晶體管麗12的漏極；晶體管麗16的漏極連接晶體管MP13的源極、源極連接晶體管麗17的漏極，而晶體管麗17的源極連接晶體管麗14的漏極。其中，驅(qū)動電路包括柵極分別連接偏置信號pbias和偏置信號nbias的晶體管 MP15和晶體管麗18，晶體管MP15的漏極耦接晶體管麗18的源極；晶體管MP15的源極連接晶體管MP14的漏極，而晶體管MP14的源極和襯底連接IO電源0VDD、柵極連接晶體管 MPlO的柵極；晶體管MN18的漏極連接晶體管MN19的源極，而晶體管MN19的柵極連接或非門NORl的輸出端、源極和襯底接地；在晶體管MP15的漏極耦接晶體管MN18的源極之間串接電阻Rl和電阻R2，且電阻Rl和電阻R2為驅(qū)動電路的輸出端。與現(xiàn)有技術(shù)相比，本發(fā)明具有如下有益效果
本發(fā)明提出的微處理器中的IO接口輸出電路，巧妙的運用偏置電路產(chǎn)生的偏置電壓， 為電平轉(zhuǎn)換電路的轉(zhuǎn)換網(wǎng)絡(luò)提供合適的偏置信號pbias，將內(nèi)核電源VDD低壓信號轉(zhuǎn)換為不同電壓值的IO電源0VDD，從而實現(xiàn)適應(yīng)多種電壓的IO電源OVDD的要求；同時，該偏置電路為輸出驅(qū)動電路提供偏置，通過偏置電路輸出不同電壓的偏置信號Pbias和nbias，使 IO電路具有不同的驅(qū)動能力，在電路的設(shè)計上大大節(jié)省了硬件開銷。


圖1是目前微處理器的IO接口輸出電路的示意圖； 圖2是本發(fā)明提出的IO接口輸出電路的示意圖3是圖2中偏置電路的示意圖。
具體實施例方式如圖2所示，本發(fā)明提出一種深亞微米工藝下的微處理器中可以適應(yīng)多種IO電源、具有多種驅(qū)動能力的IO接口輸出電路，其包括電平轉(zhuǎn)換電路10、驅(qū)動電路20、偏置電路、1個2輸入與門ANDlU個2輸入或非門NORl和1個反相器XI。其連接關(guān)系如下與門ANDl的兩個輸入端分別接數(shù)據(jù)輸出信號IN、使能輸出信號0E，與門ANDl的輸出端接電平轉(zhuǎn)換電路10的輸入端(即晶體管麗12的柵極)；與門ANDl的輸出還連接或非門NORl的其中一個輸入端；反相器Xl的輸入端接使能輸出信號0E，輸出端接或非門NORl的另一個輸入端；或非門NORl的輸出端與驅(qū)動電路20的輸入端dn相連；電平轉(zhuǎn)換電路10的輸出端與驅(qū)動電路20的輸入端up相連；驅(qū)動電路20的另外兩個輸入端分別為偏置電路的偏置信號 Pbias輸出端和偏置信號nbias輸出端；偏置信號pbias輸出端還與電平轉(zhuǎn)換電路10中晶體管MP12和MP13的柵極性連；偏置電路的旁路使能信號en3_bUffer輸出端連接電平轉(zhuǎn)換電路10中晶體管麗15的柵極和麗17的柵極；偏置電路的三個輸入端0E1、0E2和0E3分別與pin腳EN1、EN2和EN3相連。其中，偏置電路為驅(qū)動電路20提供可編程的偏置電壓；電平轉(zhuǎn)換電路10將微處理器(或芯片)內(nèi)核電源VDD低壓信號轉(zhuǎn)換為不同電壓的IO電源OVDD ；驅(qū)動電路則通過對兩個晶體管MP15和麗18的柵極設(shè)置偏壓，調(diào)節(jié)驅(qū)動電路的輸出，使其具有不同的驅(qū)動能力。具體來說，圖2中的電平轉(zhuǎn)換電路10包括4個N型晶體管MP10、MPl 1、MP12禾口 MP13 和 8 個 N 型晶體管 MN10、MN11、MN12、MN1、MN14、MN15、MN16 和 MN17。其中，晶體管 MPlO 的源極和襯底接IO電源0VDD，柵極連接晶體管MPll的漏極，漏極連晶體管MPll的柵極并與驅(qū)動電路20中晶體管MP14的柵極相連(即信號up);晶體管MPll的源極和襯底接0VDD， 柵極接MPlO的漏極，漏極接MPlO的柵極；晶體管MP12的源極和襯底與MPlO的漏極相連， 柵極接偏置電路輸出的偏置信號pbias，漏極接晶體管MNlO的漏極；晶體管MP13的源極和襯底與MPll的漏極相連，柵極接偏置信號pbias，漏極接晶體管麗11的漏極；晶體管麗10 的柵極接芯片內(nèi)核電源VDD，源極接晶體管麗12的漏極，襯底接地；晶體管麗11的柵極接 VDD，源極接晶體管麗13的漏極，襯底接地；晶體管麗12的柵極接2輸入與門ANDl的輸出， 源極和襯底接地；晶體管MN13的柵極接反相器X2的輸出，源極和襯底接地；晶體管MN14的漏極接MPlO的漏極并與MPll的柵極、MP12的源極和襯底相連、柵極連接VDD、源極接MN15 的漏極、襯底接地；晶體管MN15的柵極接偏置電路輸出的旁路使能信號en3_bUffer，源極接麗12的漏極并與麗10的源極以及反相器X2的輸出相連、襯底接地；晶體管麗16的漏極接MPll的漏極并與MPlO的柵極以及MP13的源極和襯底相連、柵極接VDD、源極連接晶體管麗17的漏極、襯底接地；晶體管麗17的柵極接旁路使能信號en3_buffer、源極接麗13的漏極并與麗11的源極以及反相器X2的輸入相連。與圖1中的電平轉(zhuǎn)換電路1相比，電平轉(zhuǎn)換電路10增加了 2個P型晶體管MP12 禾口 MP13、6個N型晶體管MN10、MN11、MN14、MN15、MN16 和 MN17。其中，4 個晶體管 MP12 與麗10、MP13與麗11串聯(lián)組成轉(zhuǎn)換網(wǎng)絡(luò)，連接到晶體管MPlO與晶體管麗12、晶體管MPll與晶體管MN13之間，轉(zhuǎn)換網(wǎng)絡(luò)受偏置電路輸出的偏置信號pbias的電壓值大小控制；晶體管麗14與晶體管麗15、晶體管麗16與晶體管麗17串聯(lián)組成旁通電路，也連接到晶體管MPlO 與晶體管麗12、晶體管MPll與晶體管麗13之間，旁通電路的通斷由偏置電路輸出的旁路使能信號en3_buffer控制。在內(nèi)核電源VDD信號與不同的IO電源OVDD之間進(jìn)行轉(zhuǎn)換時， en3_buffer=0，這時，轉(zhuǎn)換電路的信號電流流經(jīng)轉(zhuǎn)換網(wǎng)絡(luò)。由于偏置電路產(chǎn)生不同電壓的偏置信號pbias，使轉(zhuǎn)換網(wǎng)絡(luò)的負(fù)載大小不同，從而使電平轉(zhuǎn)換電路10在不同的IO電源電壓下都能正常工作；若IO電源(OVDD)電壓等于芯片內(nèi)核電源(VDD)電壓，則en3_buffer=l， 旁路電路導(dǎo)通，此時電路等效與圖1中的電平轉(zhuǎn)換電路1。另外，將反相器X2的輸入和輸出分別與麗13和麗12的漏極相連，加快電路的轉(zhuǎn)換速率。驅(qū)動電路20由MP14-MP15、R1-R2、麗18-MN19串聯(lián)組成。具體來說，驅(qū)動電路20 包括晶體管MP14的柵極連接信號up，源極和襯底連接IO電源0VDD，漏極連接晶體管MP15 的源極；晶體管MP15的柵極連接偏置電路的輸出信號pbias，漏極接電阻R1，襯底接OVDD ； 電阻Rl的另一端與R2相連，并連接到輸出pin腳PAD上；電阻R2的另一端與晶體管麗18 的源極相連；晶體管麗18的柵極接偏置電路的輸出信號nbias，漏極連接晶體管麗19的源極，襯底接地；晶體管MN19的柵極接信號dn，源極和襯底接地。其中，晶體管MP14和晶體管麗19為驅(qū)動晶體管，晶體管MP15和晶體管麗18起保護(hù)作用。當(dāng)Pin腳PAD上的產(chǎn)生很大的尖峰電流時，該尖峰電流可以通過MP15或者麗18 的漏極與襯底之間的反向Pn結(jié)導(dǎo)通泄放掉，從而對晶體管MP14和MN19起到保護(hù)作用；同時，晶體管MP15和晶體管MN18的柵極分別連接偏置信號pbias和偏置信號nbias，驅(qū)動電路的輸出電阻除了由MP14、MP15、MN18、MN19的尺寸和R1、R2的阻值決定外，還受2個偏置信號pbias和偏置信號nbias的電壓值影響。當(dāng)驅(qū)動電路需要不同大小的輸出電阻時，通過調(diào)節(jié)偏置信號Pbias和偏置信號nbias的電壓值來實現(xiàn)偏置信號nbias的電壓值越大， 偏置信號Pbias的電壓值越小，則輸出電阻越??；反之亦然。加入電阻Rl和電阻R2的目的是減小電路在翻轉(zhuǎn)時的過沖電流。 結(jié)合圖3所示，產(chǎn)生偏置信號pbias和偏置信號nbias信號的偏置電路包括晶體管MPl的源極和襯底接0VDD，漏極和柵極與信號nl連接；晶體管MP2的襯底與源極與信號 nl相連，漏極和柵極與信號n2連接；晶體管ΜΡ3的襯底和源極與η2相連，漏極和柵極相連并與ΜΡ4的源極和襯底連接；晶體管ΜΡ4的漏極和柵極接地；晶體管麗3的漏極與信號nl 連接，柵極接VDD，源極與晶體管MN4的漏極相連，襯底接地；MN4的柵極接pin腳0E1，源極與MPlO的源極和麗10的漏極相連，襯底接地；麗10的柵極與pin腳OEl相連，源極連接偏置信號nbias，襯底接地；MPlO的柵極接反相器X4的輸出，漏極連接偏置信號nbias，襯底接VDD;反相器X4的輸入接pin腳OEl ；晶體管麗1的漏極接信號n2，柵極接VDD，源極與晶體管麗2的漏極相連，襯底接地；麗2的柵極接pin腳0Ε2，源極與MPll源極和麗11的漏極相連，襯底接地；麗11的柵極接Pin腳0Ε2，源極連接偏置信號nbias，襯底接地；MPll 的柵極接反相器X3的輸出，漏極連接偏置信號nbias，襯底接VDD ；反相器X3的輸入接pin 腳0E2 ；晶體管MN5的柵極連接偏置信號nbias，源漏極和襯底都接地；晶體管MN12的漏極接VDD，柵極接pin腳0E3，源極連接偏置信號nbias，襯底接地；晶體管MP12的源極接VDD， 柵極接反相器X5的輸出，漏極連接偏置信號nbias ；反相器X5的輸入接pin腳0E3。晶體管MP5的源極和襯底接0VDD，柵極和漏極接MP6的源極和襯底；晶體管MP6的柵極和漏極接信號Pl ；晶體管MP7的源極和襯底接信號pl，柵極和漏極接信號p2 ；晶體管MP8的源極和襯底接信號P2，柵極和漏極接地；晶體管MN9的漏極接信號pl，柵極接VDD，源極接MN8 的漏極，襯底接地；晶體管MN8的柵極接pin腳0E2，源極與麗13的漏極和MP13的源極相連，襯底接地；晶體管麗13的柵極接pin腳0E2，源極連接pbias ；晶體管MP13的柵極接反相器X7的輸出，漏極接pin腳pbias，襯底接VDD ；反相器X7的輸入接pin腳0E2 ；晶體管麗7的漏極接信號p2，柵極接VDD，源極接MN6的漏極，襯底接地；晶體管MN6的柵極接pin 腳OEl，源極接麗14的漏極和MP14的源極，襯底接地；晶體管麗14的柵極接pin腳OEl，源極連接偏置信號Pbias，襯底接地；晶體管MP14的柵極接反相器)(6的輸出，漏極連接偏置信號pbias，襯底接VDD ；反相器)(6的輸入接pin腳OEl ；晶體管MP9的源漏極和襯底連接偏置信號pbias，柵極接OVDD ；晶體管MN15的漏極和襯底接地，柵極接pin腳0E3，源極連接偏置信號Pbias ；晶體管MP15的源極接地，柵極接反相器X8的輸出，漏極接pin腳pbias， 襯底接VDD ；反相器X8的輸入接pin腳0E3 ；反相器X9的輸入接pin腳0E3，輸出接XlO的輸入；反相器XlO的輸出接pin腳en3_buffer。電源上電之后，由于晶體管MP4的柵極接地，根據(jù)PMOS晶體管傳輸“弱 0”、“強(qiáng)1”的特性，MPU MP2、MP3和MP4最終將全部導(dǎo)通。此時，晶體管MP1、MP2、 MP3和MP4呈電阻特性，等效于4個電阻串聯(lián)連接在OVDD與地之間，且阻值由晶體管的尺寸調(diào)節(jié)。根據(jù)串聯(lián)電路分壓原理，在信號nl和n2上將產(chǎn)生兩個電壓力1和％2 ,且電壓因晶體管ΜΡ1、ΜΡ2、ΜΡ3和ΜΡ4的尺寸而變化。當(dāng)0Ε1=1、0Ε2=0Ε3=0時，
MNlO和MPlO導(dǎo)通，nl信號經(jīng)過MN3和MN4，由MNlO和MPlO傳輸給信號nbias，F(xiàn)xiias = Vxl ； 當(dāng)0E2=1、0E1=0E3=0時，MNll和MPll導(dǎo)通，n2信號經(jīng)過MN5和MN6，由MNll和MPll傳輸給信號 nbias，K—=、2 ；當(dāng) 0Ε3=1、0Ε1=0Ε2=0 時，ΜΝ12 和 ΜΡ12 導(dǎo)通，F(xiàn)sfe =Vrao。同理可得，偏置信號Pbias的電壓值。其中偏置信號nbias和偏置信號pbias的電壓取值如表1所示
權(quán)利要求
1.一種微處理器中的IO接口輸出電路，其特征在于，所述IO接口輸出電路包括 用于將微處理器內(nèi)核電源VDD轉(zhuǎn)換成不同電壓的IO電源OVDD的電平轉(zhuǎn)換電路，其包括均連接內(nèi)核電源VDD的轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路；用于產(chǎn)生并輸出偏置信號pbias、偏置信號nbias和旁路使能信號的偏置電路，偏置信號pbias、旁路使能信號分別輸出至轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路，通過改變偏置信號pbias的電壓大小使轉(zhuǎn)換網(wǎng)絡(luò)適用不同電壓的IO電源0VDD，并當(dāng)IO電源OVDD等于內(nèi)核電源VDD時由旁路使能信號控制旁路電路導(dǎo)通；用于受偏置信號Pbias和偏置信號nbias控制具有不同輸出電阻以具有不同的驅(qū)動能力的驅(qū)動電路，其控制端連接偏置信號Pbias和偏置信號nbias。
2.根據(jù)權(quán)利要求1所述微處理器中的IO接口輸出電路，其特征在于，在偏置信號 nbias與地之間連接晶體管MN5，晶體管MN5的柵極連接偏置信號nbias，而源極、漏極和襯底相連并接地。
3.根據(jù)權(quán)利要求1所述微處理器中的IO接口輸出電路，其特征在于，在偏置信號 Pbias與IO電源OVDD之間連接晶體管MP9，晶體管MP9的柵極連接偏置信號pbias，而源極、漏極和襯底相連并連接IO電源0VDD。
4.根據(jù)權(quán)利要求1所述微處理器中的IO接口輸出電路，其特征在于，轉(zhuǎn)換網(wǎng)絡(luò)包括 柵極均連接偏置信號Pbias的晶體管MP12和晶體管MP13，晶體管MP12的源極和襯底均通過晶體管MPlO連接IO電源0VDD，晶體管MP13的源極和襯底均通過晶體管MPll連接 IO電源0VDD，晶體管MPlO的源極和襯底連接IO電源0VDD、柵極連接晶體管MPll的漏極， 晶體管MPll的源極和襯底連接IO電源0VDD、柵極連接MPlO的漏極、漏極接MPlO的柵極； 柵極均連接內(nèi)核電源VDD的晶體管麗10和晶體管麗11，晶體管麗10的漏極連接晶體管MP12的漏極、源極通過晶體管麗12接地，晶體管麗11的漏極連接晶體管MP13的漏極、 源極通過晶體管麗13接地。
5.根據(jù)權(quán)利要求4所述微處理器中的IO接口輸出電路，其特征在于，旁路電路包括 柵極均連接內(nèi)核電源VDD的晶體管麗14和晶體管麗16 ；柵極均連接旁路使能信號的晶體管麗15和晶體管麗15 ；晶體管麗14的漏極連接晶體管MP12的源極、源極連接晶體管麗15的漏極，而晶體管麗15的源極連接晶體管麗12的漏極；晶體管麗16的漏極連接晶體管MP13的源極、源極連接晶體管麗17的漏極，而晶體管麗17的源極連接晶體管麗14的漏極。
6.根據(jù)權(quán)利要求4或5所述微處理器中的IO接口輸出電路，其特征在于，驅(qū)動電路包括柵極分別連接偏置信號Pbias和偏置信號nbias的晶體管MP15和晶體管MN18，晶體管 MP15的漏極耦接晶體管麗18的源極；晶體管MP15的源極連接晶體管MP14的漏極，而晶體管MP14的源極和襯底連接IO電源0VDD、柵極連接晶體管MPlO的柵極；晶體管麗18的漏極連接晶體管麗19的源極，而晶體管麗19的柵極連接或非門NORl 的輸出端、源極和襯底接地。
7.根據(jù)權(quán)利要求6所述微處理器中的IO接口輸出電路，其特征在于，驅(qū)動電路還包括在晶體管MP15的漏極耦接晶體管麗18的源極之間串接電阻Rl和電阻R2，且電阻Rl和電阻R2為驅(qū)動電路的輸出端。
全文摘要
本發(fā)明公開一種微處理器中的IO接口輸出電路，其包括用于將微處理器內(nèi)核電源VDD轉(zhuǎn)換成不同電壓的IO電源OVDD的電平轉(zhuǎn)換電路，其包括均連接內(nèi)核電源VDD的轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路；產(chǎn)生并輸出偏置信號pbias、nbias和旁路使能信號的偏置電路，偏置信號pbias、旁路使能信號分別輸出至轉(zhuǎn)換網(wǎng)絡(luò)和旁路電路，通過改變偏置信號pbias的電壓大小使轉(zhuǎn)換網(wǎng)絡(luò)適用不同電壓的IO電源OVDD，并當(dāng)IO電源OVDD等于內(nèi)核電源VDD時由旁路使能信號控制旁路電路導(dǎo)通；連接偏置信號pbias和偏置信號nbias的驅(qū)動電路。本發(fā)明通過偏置電路輸出不同電壓的偏置信號pbias和nbias，使IO電路具有不同的驅(qū)動能力，在電路的設(shè)計上大大節(jié)省了硬件開銷。
文檔編號G06F13/20GK102521176SQ20111039297
公開日2012年6月27日 申請日期2011年12月1日 優(yōu)先權(quán)日2011年12月1日
發(fā)明者康海容, 胡偉平 申請人:深圳市國微電子股份有限公司