專利名稱：一種基于sparc v8處理器的總線結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種總線結(jié)構(gòu)。
技術(shù)背景
隨著半導體技術(shù)的飛速發(fā)展，現(xiàn)場可編程器件FPGA由于極大的靈活性和很好的可重構(gòu)能力，正在被應用到越來越多的領(lǐng)域。為了更好的發(fā)揮可編程器件的靈活性，處理器跟可編程器件的組合正被大家所廣泛關(guān)注和接受，這就是可重構(gòu)的SoC?？芍貥?gòu)的SoC — 般是由可編程邏輯和通用處理器核組成，這樣的結(jié)構(gòu)允許在不改變硬件結(jié)構(gòu)的前提下進行一些參數(shù)、功能和指令的更新。大家所熟知的可編程片上系統(tǒng)(SoPC)就是可重構(gòu)SoC的一種。國產(chǎn)的SoPC系統(tǒng)將處理器、存儲器和FPGA等模塊通過封裝集成到一起，構(gòu)建成一個片上系統(tǒng)。它是可編程系統(tǒng)，具有靈活的設計方式，可裁減、可擴充、可升級，并具備軟硬件的系統(tǒng)可編程的功能。
由于國產(chǎn)SoPC硬件的特殊性，是將FPGA直接通過連接線連接在SPARC V8 (Scalable Proces sor Architecture V8)處理器的I/O空間上，連接線是數(shù)量有限的地址數(shù)據(jù)信號和控制信號，這就決定了無法跟常規(guī)的使用FPGA —樣，根據(jù)不同邏輯使用不同的接口信號與處理器之間進行通信。當我們需要在FPGA中實現(xiàn)多個功能的模塊時，一條外部總線就顯的很必要了。
已有的總線結(jié)構(gòu)不適合SPARC v8處理器的要求，而且相對來說結(jié)構(gòu)復雜，對硬件要求大，不適合我們的國產(chǎn)SoPC硬件的平臺，我們要求總線是在FPGA中實現(xiàn)的，所以總線上的讀寫時序都必須滿足SPARC V8處理器I/O空間的要求，產(chǎn)生的中斷信號也不能通過總線直接傳到處理器，種種因素決定了不能完全套用現(xiàn)成的片外總線來完成整個系統(tǒng)的構(gòu)成。發(fā)明內(nèi)容
本發(fā)明的目的是提供一種結(jié)構(gòu)簡單、實現(xiàn)方便的基于SPARC V8處理器的總線結(jié)構(gòu)。
本發(fā)明包括如下技術(shù)方案
一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個從設備； 所述從設備是FPGA中的邏輯模塊；所述總線結(jié)構(gòu)包括一個用于連接SPARC V8處理器和多個從設備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路；
地址譯碼模塊用來選擇與所述處理器進行通信的從設備，控制邏輯模塊將處理器輸出的地址信號傳給地址譯碼模塊，地址譯碼模塊對所述地址信號進行譯碼產(chǎn)生選擇信號，并傳遞給控制邏輯模塊；
控制邏輯模塊根據(jù)地址譯碼模塊產(chǎn)生的選擇信號產(chǎn)生從設備選擇信號和多路選擇器控制信號；
數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器，讀數(shù)據(jù)寄存器用于存儲通過多路選擇器選擇的從設備的數(shù)據(jù)，寫數(shù)據(jù)寄存器用于存儲處理器寫到從設備中的數(shù)據(jù)；多路選擇器受到控制邏輯模塊產(chǎn)生的多路選擇器控制信號的控制，只有被選中的從設備輸出的數(shù)據(jù)才會被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中；
數(shù)據(jù)選擇模塊用于暫存所述處理器數(shù)據(jù)線上的數(shù)據(jù)，控制邏輯模塊控制數(shù)據(jù)選擇模塊進行數(shù)據(jù)的傳輸；當進行讀操作時，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；當進行寫操作時，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O備中；當沒有讀寫操作時，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。
總線結(jié)構(gòu)還包括多個接口模塊，每個接口模塊一端與總線橋相連，另一端與相應的從設備相連；每個接口模塊的結(jié)構(gòu)根據(jù)不同從設備的需要進行配置。
本發(fā)明相對于現(xiàn)有技術(shù)所具有的優(yōu)點是
(1)本發(fā)明的總線結(jié)構(gòu)具有結(jié)構(gòu)簡單，實現(xiàn)方便，硬件開銷小等特點，總線規(guī)范簡潔有效，可用于軟核、固核和硬核，不需要使用特殊的開發(fā)工具和目標硬件，此外它幾乎兼容已有的任何邏輯綜合工具；可以使處理器在不增加與外部的FPGA的連接線的情況下，實現(xiàn)對多種外部設備的控制和管理。
(2)具有接口模塊的總線結(jié)構(gòu)能夠?qū)⒉煌瑥脑O備輸出的信號轉(zhuǎn)換成統(tǒng)一的信號， 接口模塊的具體結(jié)構(gòu)可以根據(jù)從設備的需要進行靈活地配置。減少了系統(tǒng)集成中的問題， 提高了從設備的可重用性、可移植性和可靠性。
(3)本發(fā)明可以在很大程度上解決用戶系統(tǒng)搭建上遇到的問題，提高開發(fā)速度，縮短系統(tǒng)的開發(fā)周期，可以滿足不同用戶在不同的方面的要求，極大的豐富系統(tǒng)的多樣性。


圖1為SoPC系統(tǒng)結(jié)構(gòu)圖2為本發(fā)明總線橋結(jié)構(gòu)圖3為本發(fā)明接口模塊結(jié)構(gòu)圖4為本發(fā)明總線結(jié)構(gòu)讀周期時序圖5為本發(fā)明總線結(jié)構(gòu)寫周期時序圖。
具體實施方式
本發(fā)明的總線結(jié)構(gòu)負責連接SPARC V8處理器和FPGA中的邏輯模塊。該總線掛接在SPARC V8處理器的I/O空間上，該發(fā)明的主要內(nèi)容如下
如圖1所示，為SoPC系統(tǒng)結(jié)構(gòu)圖，包括SPARC V8處理器，F(xiàn)PGA，外部存儲器和本發(fā)明的總線結(jié)構(gòu)。本發(fā)明的總線結(jié)構(gòu)用于連接SPARC V8處理器和FPGA內(nèi)部的多個邏輯模塊?？偩€結(jié)構(gòu)最終在FPGA內(nèi)部實現(xiàn)。
本發(fā)明的總線結(jié)構(gòu)包括一個用于連接SPARC V8處理器和多個從設備的總線橋； 從設備是FPGA中的邏輯模塊?？偩€橋負責SPARC V8處理器與從設備之間進行數(shù)據(jù)和控制信號的轉(zhuǎn)換，總線橋提供從設備讀寫的地址、數(shù)據(jù)和控制信號?？偩€橋作為總線的唯一主設備，整個總線上的傳輸都是由主設備發(fā)出的，由從設備負責響應。總線最多支持32個從設備。
優(yōu)選地，本發(fā)明的總線結(jié)構(gòu)還包括多個接口模塊。接口模塊用于連接總線橋和從設備。接口模塊能夠?qū)⒉煌膹脑O備信號轉(zhuǎn)換成統(tǒng)一的總線橋信號，滿足各種不同從設備信號的轉(zhuǎn)換要求。
總線橋總線橋作為總線上唯一的主設備，處理器通過總線橋來控制從設備。總線橋提供從設備讀寫的地址、數(shù)據(jù)和控制信號。如圖2所示，總線橋主要由控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊，數(shù)據(jù)通路幾大部分組成。
1、地址譯碼模塊系統(tǒng)中有兩個或以上的從設備時，就需要一個地址譯碼模塊來選擇所需要的從設備?？刂七壿嬆K將處理器輸出的地址信號ADD[27:23]傳給地址譯碼模塊，地址譯碼模塊對地址信號進行譯碼產(chǎn)生選擇信號SlaVe_seleCt [χ]，并傳遞給控制邏輯模塊。
2、控制邏輯模塊控制邏輯模塊是總線橋邏輯控制的主要部分?？刂七壿嬆K根據(jù)地址譯碼模塊產(chǎn)生的SlaVe_select[x]信號產(chǎn)生從設備選擇信號PSEL0-PSEL31和多路選擇器控制信號?？刂七壿嬆K控制數(shù)據(jù)選擇模塊進行數(shù)據(jù)的傳輸，當沒有讀寫操作時，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。當進行讀操作時，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；寫操作時，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O備中。
3、數(shù)據(jù)選擇模塊數(shù)據(jù)選擇模塊的作用是暫存處理器數(shù)據(jù)線上的數(shù)據(jù)。當在進行讀周期的時候，讀數(shù)據(jù)寄存器將數(shù)據(jù)傳到數(shù)據(jù)選擇模塊中，數(shù)據(jù)選擇模塊會在讀信號OEN 有效時將數(shù)據(jù)傳到處理器的數(shù)據(jù)線上。在進行寫周期的時候，處理器數(shù)據(jù)線DATA[15:0]上的數(shù)據(jù)首先會被傳到數(shù)據(jù)選擇模塊中，在寫信號WRITEN有效的情況下，數(shù)據(jù)選擇模塊將數(shù)據(jù)傳到寫數(shù)據(jù)寄存器中。
4、數(shù)據(jù)通路數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器。讀數(shù)據(jù)寄存器用于存儲通過多路選擇器選擇的從設備的數(shù)據(jù)。寫數(shù)據(jù)寄存器用于存儲處理器寫到從設備中的數(shù)據(jù)。多路選擇器的作用是在主設備進行數(shù)據(jù)讀取或從設備向主設備傳輸回應信號時將正確的信號傳給主設備。多路選擇器受到控制邏輯模塊產(chǎn)生的控制信號的控制，只有被選中的從設備輸出的數(shù)據(jù)才會被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中。
圖2的左側(cè)是總線與處理器的信號，右側(cè)是總線與從設備的接口信號，主要的信號包括
CLK 系統(tǒng)時鐘
RESETN 系統(tǒng)復位信號，低電平有效
IOSN IO片選，低電平有效；
WRITEN 寫使能，低電平有效
OEN 數(shù)據(jù)總線讀使能，低電平有效
BRDYN 外部數(shù)據(jù)準備好信號，低電平有效
ADD 處理器地址總線
DATA 處理器數(shù)據(jù)總線
PSELx 從設備χ的片選信號
PENABLE 高電平表示讀或?qū)戇^程的傳輸周期
PffRITE 讀寫控制信號，高電平表示寫有效，低電平表示讀有效
PADD 從設備地址線
PffDATA 從設備寫數(shù)據(jù)線
PRDATA 從設備讀數(shù)據(jù)線
接口模塊接口模塊是負責鏈接總線橋和從設備之間的模塊。接口模塊的結(jié)構(gòu)如圖3所示，主要包括中斷控制模塊，字節(jié)調(diào)整模塊，讀/寫FIFO和復位邏輯等，所有的結(jié)構(gòu)可以根據(jù)不同從設備的需要進行裁剪，當需要哪一個部分的功能時可以選擇。每個接口模塊的具體結(jié)構(gòu)可以進行配置。使用者只需要進行從設備的開發(fā)。中斷控制模塊能夠?qū)脑O備產(chǎn)生的中斷信號進行響應，從而將中斷信號傳到處理器中，產(chǎn)生中斷信號。字節(jié)調(diào)整模塊可以根據(jù)不同的情況進行配置。本發(fā)明的總線具有16位固定的數(shù)據(jù)總線，支持8、16位的數(shù)據(jù)傳輸。例如，如果從設備只支持8位數(shù)據(jù)讀寫，字節(jié)調(diào)整模塊可以將總線傳輸?shù)?6位數(shù)據(jù)分成兩個8位的數(shù)據(jù)對從設備進行輸出，并將從設備輸出的8位數(shù)據(jù)合成16位數(shù)據(jù)。 復位邏輯模塊用于將總線橋輸出的復位信號轉(zhuǎn)化為從設備的復位信號。例如，總線橋產(chǎn)生的復位信號是一個IOOns的低電平信號，而從設備的復位信號要求是200ns的高電平信號， 復位邏輯模塊可以將IOOns的低電平信號轉(zhuǎn)化為200ns的高電平信號。讀寫FIFO用于緩存輸入到從設備或從設備輸出到總線橋的數(shù)據(jù)，以滿足不同從設備傳輸數(shù)據(jù)的速率要求。
總線的接口模塊設計能夠滿足各種不同邏輯模塊的不同信號的要求，而且對于新的模塊或者用戶自定義的邏輯模塊都能夠很簡潔的完成轉(zhuǎn)換。
圖4、圖5分別給出了本發(fā)明總線結(jié)構(gòu)對從設備的讀寫訪問時序圖。
圖4中在第一個時鐘周期中，地址總線ADD上產(chǎn)生正確的地址信號，IOSN和OEN信號被拉低，讀周期開始。經(jīng)過一個時鐘周期，地址信號被傳到了總線上，正確的從設備被選中，地址信息被驅(qū)動到總線的地址PADD上以讀取邏輯模塊中的數(shù)據(jù)。BRDYN為應答信號， BRDYN信號在第三個時鐘周期中被拉低，表明PRDATA中的數(shù)據(jù)已經(jīng)準備好，在第四個時鐘周期內(nèi)將數(shù)據(jù)PRDATA傳到DATA數(shù)據(jù)總線上，數(shù)據(jù)傳輸完畢。
圖5中，第一個時鐘周期中，處理器在地址總線上產(chǎn)生正確的地址信號，同時 IOSN, WRITEN被驅(qū)動為低電平，寫傳輸開始。經(jīng)過一個時鐘周期后，處理器的地址信號ADD 被傳到從設備地址總線PADD上，相應的PSEL信號被選中，選擇相應的從設備進行訪問。 接下來的一個時鐘周期中，PENABLE信號被置高，處理器的DATA數(shù)據(jù)信號被傳到總線中的 PWDATA上，對邏輯模塊進行寫數(shù)據(jù)操作.若出現(xiàn)傳輸錯誤則邏輯模塊根據(jù)傳輸?shù)那闆r驅(qū)動中斷模塊，產(chǎn)生中斷。
從設備通過PSEL信號被選中，來發(fā)生與總線的通信。只有在PSEL有效時，總線對從設備的操作或從設備對總線的操作才有效。從設備要求數(shù)據(jù)不能超過16位，地址最大支持23位，每個從設備有8M的尋址空間。
本發(fā)明的總線結(jié)構(gòu)具有結(jié)構(gòu)簡單以及可以靈活地配置等特點，其運行時鐘、總線位寬、各個接口位寬以及各個外設之間的互聯(lián)特性等都可以靈活地配置。總線規(guī)范可用于軟核、固核和硬核，不需要使用特殊的開發(fā)工具和目標硬件，此外它幾乎兼容已有的任何邏輯綜合工具。用戶可以根據(jù)自己的需要進行代碼的編寫和刪減，以達到簡單高效的目的。
本發(fā)明定義了一種可配置的互聯(lián)策略，允許設計者選擇不同的數(shù)據(jù)傳輸模式和進行不同的模塊加載，來形成完整的系統(tǒng)設計，可以使處理器在不增加與FPGA的連接線的情況下，實現(xiàn)對多種外部設備的控制和管理。
本發(fā)明的總線結(jié)構(gòu)通過定義從設備之間公共的邏輯接口和數(shù)據(jù)交換標準，減少了系統(tǒng)集成中的問題，提高了從設備的可重用性、可移植性和可靠性，加快了產(chǎn)品市場化的速度。
本發(fā)明說明書中未作詳細描述的內(nèi)容屬本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。雖然結(jié)合附圖描述了本發(fā)明的實施方式，但是本領(lǐng)域普通技術(shù)人員可以在所附權(quán)利要求的范圍內(nèi)做出各種變形或修改。
權(quán)利要求
1.一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個從設備； 所述從設備是FPGA中的邏輯模塊；其特征在于所述總線結(jié)構(gòu)包括一個用于連接SPARC V8 處理器和多個從設備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路；地址譯碼模塊用來選擇與所述處理器進行通信的從設備，控制邏輯模塊將處理器輸出的地址信號傳給地址譯碼模塊，地址譯碼模塊對所述地址信號進行譯碼產(chǎn)生選擇信號，并傳遞給控制邏輯模塊；控制邏輯模塊根據(jù)地址譯碼模塊產(chǎn)生的選擇信號產(chǎn)生從設備選擇信號和多路選擇器控制信號；數(shù)據(jù)通路包括讀數(shù)據(jù)寄存器、寫數(shù)據(jù)寄存器和多路選擇器，讀數(shù)據(jù)寄存器用于存儲通過多路選擇器選擇的從設備的數(shù)據(jù)，寫數(shù)據(jù)寄存器用于存儲處理器寫到從設備中的數(shù)據(jù)； 多路選擇器受到控制邏輯模塊產(chǎn)生的多路選擇器控制信號的控制，只有被選中的從設備輸出的數(shù)據(jù)才會被多路選擇器選中，傳輸?shù)阶x數(shù)據(jù)寄存器中；數(shù)據(jù)選擇模塊用于暫存所述處理器數(shù)據(jù)線上的數(shù)據(jù)，控制邏輯模塊控制數(shù)據(jù)選擇模塊進行數(shù)據(jù)的傳輸；當進行讀操作時，控制讀數(shù)據(jù)寄存器將數(shù)據(jù)傳輸?shù)綌?shù)據(jù)選擇模塊中的寄存器，從而傳輸給處理器；當進行寫操作時，控制數(shù)據(jù)選擇模塊將處理器數(shù)據(jù)傳輸?shù)綄憯?shù)據(jù)寄存器中，從而傳輸?shù)綇脑O備中；當沒有讀寫操作時，控制邏輯模塊控制數(shù)據(jù)選擇模塊輸出高阻狀態(tài)。
2.如權(quán)利要求1所述的一種基于SPARCV8處理器的總線結(jié)構(gòu)，其特征在于還包括多個接口模塊，每個接口模塊一端與總線橋相連，另一端與相應的從設備相連；每個接口模塊的結(jié)構(gòu)根據(jù)不同從設備的需要進行配置。
全文摘要
一種基于SPARC V8處理器的總線結(jié)構(gòu)，用于連接SPARC V8處理器和多個從設備；所述從設備是FPGA中的邏輯模塊；所述總線結(jié)構(gòu)包括一個用于連接SPARC V8處理器和多個從設備的總線橋；總線橋包括控制邏輯模塊，地址譯碼模塊，數(shù)據(jù)選擇模塊和數(shù)據(jù)通路?？偩€結(jié)構(gòu)還包括多個接口模塊，每個接口模塊一端與總線橋相連，另一端與相應的從設備相連；每個接口模塊的結(jié)構(gòu)根據(jù)不同從設備的需要進行配置。本發(fā)明可以在很大程度上解決用戶系統(tǒng)搭建上遇到的問題，提高開發(fā)速度，縮短系統(tǒng)的開發(fā)周期，可以滿足不同用戶在不同的方面的要求，極大的豐富系統(tǒng)的多樣性。
文檔編號G06F13/40GK102508807SQ20111035004
公開日2012年6月20日 申請日期2011年11月8日 優(yōu)先權(quán)日2011年11月8日
發(fā)明者蘭利東, 周博遠, 王建永, 蔡一茂, 趙元富 申請人:中國航天科技集團公司第九研究院第七七二研究所, 北京時代民芯科技有限公司