專利名稱：多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡及其通信方法
技術(shù)領(lǐng)域：
本發(fā)明涉及空中交通管制系統(tǒng)ATC中雷達(dá)數(shù)據(jù)處理技術(shù)領(lǐng)域，尤其是多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡及其通信方法。
背景技術(shù)：
國內(nèi)在過去的空中交通管制系統(tǒng)ATC中，對雷達(dá)數(shù)據(jù)的接收處理采用通常國外公司的多路串行接收卡和外部的同步雷達(dá)接收設(shè)備。這樣的系統(tǒng)結(jié)構(gòu)復(fù)雜，信號的誤碼率較高，并且由于外購設(shè)備受國情等因素限制，其引進(jìn)設(shè)備功能不全而且效率低，不能滿足現(xiàn)代化的空中交通管制系統(tǒng)需求。因此設(shè)計(jì)一種多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡，滿足對各種類型雷達(dá)數(shù)據(jù)例如HDLC、BSC、CDII、DDCMP特殊協(xié)議等信號的系統(tǒng)接入，使該卡便于擴(kuò)容，可設(shè)定轉(zhuǎn)發(fā)各種類型的雷達(dá)信號；解決ATC系統(tǒng)對現(xiàn)代化空中交通管制系統(tǒng)中輸入雷達(dá)信道多、雷達(dá)種類多如何優(yōu)化引接的問題。實(shí)際應(yīng)用中，空管ATC大型系統(tǒng)的服務(wù)器可以同時(shí)插進(jìn)本發(fā)明的多張接收卡運(yùn)行，效果十分顯著。文獻(xiàn)檢索中發(fā)現(xiàn)，與本發(fā)明主題最為接近的是中國專利申請?zhí)枮?01010128723. 1名為“具有硬件定時(shí)發(fā)送功能的RS422異步串行卡及其通信方法”的專利申請。該對比文獻(xiàn)涉及的是一種RS422異步串行卡及其通信方法，它包括RS-422電平轉(zhuǎn)換電路、FPGA、總線控制器和CPCI總線連接器，所述FPGA中固化有接收模塊、發(fā)送模塊、第一定時(shí)器和內(nèi)部時(shí)鐘；所述通信方法，它包括數(shù)據(jù)接收過程和定時(shí)數(shù)據(jù)發(fā)送過程。采用硬件緩存的方法，能夠有效地解決因非實(shí)時(shí)行操作系統(tǒng)導(dǎo)致的丟幀問題。完成對雷達(dá)、雷達(dá)模擬器、數(shù)控轉(zhuǎn)臺(tái)等定時(shí)數(shù)據(jù)設(shè)置和定時(shí)狀態(tài)監(jiān)測。本發(fā)明的目的、技術(shù)方案與上述對比文獻(xiàn)比較是有所不同的。發(fā)明內(nèi)容
本發(fā)明的目的是設(shè)計(jì)一種基于PCI接口多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡及其通信方法，優(yōu)化空中交通管制系統(tǒng)對雷達(dá)信號的引接，滿足對各種雷達(dá)信號的系統(tǒng)接入，便于擴(kuò)容，可設(shè)定轉(zhuǎn)發(fā)各種類型的雷達(dá)數(shù)據(jù)。
實(shí)現(xiàn)本發(fā)明目的之技術(shù)解決方案是這樣的一種多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡，包括基于PCI接口，尤其是由外部接口 SCSI、8通道RS-232接口、可編程邏輯器件FPGA、通用異步接收/發(fā)送裝置UART、含PCI控制器的數(shù)字信號微處理器DSP、SDRAM內(nèi)存、可讀寫串行EEPROM存儲(chǔ)器、系統(tǒng)電源構(gòu)成；所述外部接口 SCSI是采用100芯SCSI接口與外部8通道RS-232 DB25接口引腳連接；所述數(shù)字信號微處理器DSP通過控制總線、數(shù)據(jù)總線、地址總線與SDRAM內(nèi)存、可編程邏輯器件FPGA、通用異步接收/發(fā)送裝置UART連接， 通過1 總線與可讀寫串行EEPROM存儲(chǔ)器連接；所述數(shù)字信號微處理器DSP的引腳AD31 ADO與PCI接口引腳B20 A58連接；所述可編程邏輯器件FPGA通過引腳107與數(shù)字信號微處理器DSP建立外部中斷聯(lián)系。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡，數(shù)字信號微處理器DSP采用的是 DSP TMS320C6205作為主芯片；可編程邏輯器件FPGA采用的是XILING )(C2S150E芯片；通用異步接收/發(fā)送裝置UART采用兩片TL16C554APN芯片；SDRAM內(nèi)存采用MT48LC4M32B2芯片。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其可編程邏輯器件 FPGA的邏輯功能控制主要包括以下幾個(gè)功能模塊1)8通道雷達(dá)數(shù)字信號輸入、輸出控制模塊；2)8通道同步數(shù)據(jù)輸入串并轉(zhuǎn)換、同步數(shù)據(jù)輸出并串轉(zhuǎn)換模塊；幻數(shù)據(jù)接收、發(fā)送16 字節(jié)深先入先出異步緩存模塊FIF016 ；4) 8通道接口狀態(tài)控制模塊；5)同步、異步信號接收、發(fā)送控制模塊；6)同步數(shù)據(jù)接收內(nèi)、外時(shí)鐘控制模塊；7)同步數(shù)據(jù)發(fā)送時(shí)鐘輸出波特率控制模塊；8)多中斷源接收控制輸出模塊。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其DSP程序主要功能包括PCI信息數(shù)據(jù)交換、獲取所有中斷標(biāo)志信息、8通道收發(fā)兩級數(shù)據(jù)緩存的讀寫管理、8通道控制參數(shù)設(shè)置、多類型雷達(dá)數(shù)據(jù)的收發(fā)協(xié)議解析，實(shí)現(xiàn)功能模塊的步驟包括MainO函數(shù)模塊功能的步驟是4. 1)系統(tǒng)環(huán)境初始化；4. 2) PCI設(shè)備信息的EEPROM編程(初次生產(chǎn)時(shí)用)；4. 3)FPGA加載；4. 4)變量初始化、中斷初始化、啟動(dòng)Ims定時(shí)器；4. 5)獲取PCI卡號； 4. 6)系統(tǒng)中斷處理、啟動(dòng)Ims定時(shí)器、全局中斷開；4. 7)循環(huán)處理相關(guān)事務(wù)；4. 8)對同步數(shù)據(jù)接收要分別將8通道底層接收原始緩存的數(shù)據(jù)按設(shè)定協(xié)議解析到另一高級數(shù)據(jù)緩存待 120ms PCI中斷發(fā)給PC ；4. 9)對同步數(shù)據(jù)發(fā)送要分別將8通道從PCI 120ms中斷獲取的高級緩存數(shù)據(jù)按指定的協(xié)議轉(zhuǎn)換到底層發(fā)數(shù)緩存待轉(zhuǎn)發(fā)輸出；若是異步數(shù)據(jù)收發(fā)不需進(jìn)行轉(zhuǎn)換；4. 10)調(diào)120ms事務(wù)處理模塊。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，所述120ms事務(wù)處理模塊即PCI_Timerl20ms ()函數(shù)功能實(shí)現(xiàn)步驟是5. 1) PCI_Timerl20ms開始；5. 2)判斷120ms是否到，如果回答否，進(jìn)入5. 9)結(jié)束返回；如果回答是，進(jìn)入下一步驟；5. 3)清 120msPCI中斷；5. 4)各通道使能檢測，參數(shù)設(shè)置；5. 5)對DSP和PC驅(qū)動(dòng)共同操作的二級發(fā)數(shù)乒乓緩存進(jìn)行地址空間切換，清相應(yīng)的控制寄存器；5. 6)進(jìn)行地址空間切換之前，將接收的不完整包數(shù)據(jù)轉(zhuǎn)移到一二級收數(shù)緩存，置相應(yīng)的控制寄存器；5. 7)判斷PC驅(qū)動(dòng)允許、 PCI中斷否，如果回答是，進(jìn)入下一步，如果回答否，進(jìn)入結(jié)束返回；5.8)120ms PCI中斷； 5.9)結(jié)束返回。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，所述外部多中斷源信息處理即ExthtlsrO中斷處理函數(shù)功能模塊實(shí)現(xiàn)步驟如下6. 1)讀取中斷源信息，包括異步收發(fā)中斷，同步收發(fā)中斷；6. 2)異步數(shù)據(jù)接收啟動(dòng)，直接從外部多串行接口芯片F(xiàn)IFO 讀數(shù)寫入到DSP第一級數(shù)據(jù)緩；6. 3)異步數(shù)據(jù)發(fā)數(shù)啟動(dòng)，接從DSP第一級數(shù)據(jù)緩讀數(shù)寫入到外部多串行接口芯片F(xiàn)IFO ;6. 4)同步數(shù)據(jù)接收啟動(dòng)，從FPGA FIFO讀數(shù)寫入到DSP第一級數(shù)據(jù)緩存；6. 5)同步數(shù)據(jù)發(fā)數(shù)啟動(dòng)，從DSP第一級數(shù)據(jù)緩存讀數(shù)寫入到FPGA FIFO ；6. 6) 判斷中斷事務(wù)處理完畢，如果是，結(jié)束返回，如果否，返回6. 1)繼續(xù)執(zhí)行。
上述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，須完成FPGA文件加載傳輸協(xié)議和PCI設(shè)備信息EEPROM編程步驟的實(shí)現(xiàn)。
本發(fā)明基于PCI接口多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡及其通信方法以 DSP和FPGA為核心，通過PCI接口實(shí)現(xiàn)與PC機(jī)應(yīng)用程序的數(shù)據(jù)通信。特別是8通道的同異步全雙工數(shù)據(jù)收發(fā)的FPGA實(shí)現(xiàn)，DSP對各種類型雷達(dá)數(shù)據(jù)協(xié)議解析功能實(shí)現(xiàn)，以及PC機(jī)的驅(qū)動(dòng)程序和應(yīng)用程序?qū)崿F(xiàn)，從而達(dá)到本發(fā)明之目的。本發(fā)明接口技術(shù)性能如下
輸入部分
(1)輸入信號外部8路同步/異步數(shù)據(jù)；
(2)物理層符合EIA RS-232C/D標(biāo)準(zhǔn)，同步、異步通信方式，全信號；
(3)傳輸速率^ 115. 2Kbps。
輸出部分
(1)輸出信號外部8路同步/異步數(shù)據(jù)每1路分4路輸出；
(2)物理層符合EIA RS-232C/D標(biāo)準(zhǔn)，同步、異步通信方式，全信號；
(3)傳輸速率^ 115. 2Kbps。
PCI部分
(l)32Bit/33MHz PCI ；
(2)PCI Specification 2. 2 ；
(3)Power Management Interface 1. 1 ；
本發(fā)明具有突出的優(yōu)點(diǎn)與有益效果是基于PCI接口多通道異型雷達(dá)_女據(jù)實(shí)時(shí)解析集中收發(fā)卡在技術(shù)上保持與世界同步，國內(nèi)領(lǐng)先，該卡填補(bǔ)了國內(nèi)空白，性能優(yōu)于國外同類產(chǎn)品。該產(chǎn)品已經(jīng)成功應(yīng)用于軍航管制中心系統(tǒng)，也在民航等需要處理雷達(dá)數(shù)據(jù)的領(lǐng)域應(yīng)用。與現(xiàn)有其它產(chǎn)品相比，功能和性能都有大幅度提高，為我國空中交通管制系統(tǒng)增加了一種高技術(shù)含量的產(chǎn)品。


圖1是本發(fā)明所述雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡結(jié)構(gòu)示意圖。
圖2是本發(fā)明所述集中收發(fā)卡單通道數(shù)據(jù)流工作原理框圖示意圖。
圖3是所述雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡FPGA邏輯功能模塊示意圖。
圖4 圖8是本發(fā)明所述雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡部分電路結(jié)構(gòu)示意圖。
圖9 圖11是本發(fā)明所述集中收發(fā)卡通信方法流程框圖示意圖。
具體實(shí)施方式
參見圖1 圖8可知，本發(fā)明雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡是由外部接口 SCSI、8 通道RS-232接口、可編程邏輯器件FPGA、通用異步接收/發(fā)送裝置UART、數(shù)字信號微處理器DSP、SDRAM內(nèi)存、可讀寫串行EEPROM存儲(chǔ)器、電源構(gòu)成；所述外部接口 SCSI是采用100 芯SCSI接口與8通道RS-232接口的25個(gè)引腳即DB-25連接的方式，是定制的一根1對8 的線纜。DB25針輸入、輸出接口 外部8路數(shù)據(jù)接口，每路數(shù)據(jù)輸入輸出接口采用DB25針型連接端子，其引腳按RS232(JTU-T V. 24/V. 28)全信號定義如下
引腳定義引腳定義引腳定義引腳定義2TXD5CTS8CD20DTR3RXD6DSR15TXCLK22RI4RTS7SG17RXCLK24ETXCLK
注其中引腳1可以考慮接屏蔽線，與機(jī)殼相連。
SCSI-100 接口
權(quán)利要求
1.一種多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡，包括基于PCI接口，其特征在于，由外部接口 SCSI、8通道RS-232接口、可編程邏輯器件FPGA、通用異步接收/發(fā)送裝置UART、 含PCI控制器的數(shù)字信號微處理器DSP、SDRAM內(nèi)存、可讀寫串行EEPROM存儲(chǔ)器、系統(tǒng)電源構(gòu)成；所述外部接口 SCSI是采用100芯SCSI接口與外部8通道RS-232 DB25接口引腳連接，所述數(shù)字信號微處理器DSP通過控制總線、數(shù)據(jù)總線、地址總線與SDRAM內(nèi)存、可編程邏輯器件FPGA、通用異步接收/發(fā)送裝置UART連接，通過1 總線與可讀寫串行EEPROM存儲(chǔ)器連接；所述數(shù)字信號微處理器DSP的引腳AD31 ADO與PCI接口引腳B20 A58連接， 所述可編程邏輯器件FPGA通過引腳107與數(shù)字信號微處理器DSP建立外部中斷聯(lián)系。
2.根據(jù)權(quán)利要求1所述的多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡，其特征在于， 所述數(shù)字信號微處理器DSP采用的是DSP TMS320C6205作為主芯片，所述可編程邏輯器件FPGA采用的是XILING XC2S150E芯片，所述通用異步接收/發(fā)送裝置UART采用兩片 TL16C554APN芯片，所述SDRAM內(nèi)存采用的是MT48LC4M32B2芯片。
3.根據(jù)權(quán)利要求1所述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其特征在于，其可編程邏輯器件FPGA的邏輯功能控制主要包括以下幾個(gè)功能模塊1) 8通道雷達(dá)數(shù)字信號輸入、輸出控制模塊；2)8通道同步數(shù)據(jù)輸入串并轉(zhuǎn)換、同步數(shù)據(jù)輸出并串轉(zhuǎn)換模塊；3)數(shù)據(jù)接收、發(fā)送16字節(jié)深先入先出異步緩存模塊FIF016 ；4) 8通道接口狀態(tài)控制模塊；5)同步、異步信號接收、發(fā)送控制模塊；6)同步數(shù)據(jù)接收內(nèi)、外時(shí)鐘控制模塊；7)同步數(shù)據(jù)發(fā)送時(shí)鐘輸出波特率控制模塊；8)多中斷源接收控制輸出模塊。
4.根據(jù)權(quán)利要求1所述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其特征在于，其DSP程序主要功能包括PCI信息數(shù)據(jù)交換、獲取所有中斷標(biāo)志信息、8通道收發(fā)兩級數(shù)據(jù)緩存的讀寫管理、8通道控制參數(shù)設(shè)置、多類型雷達(dá)數(shù)據(jù)的收發(fā)協(xié)議解析，實(shí)現(xiàn)功能模塊的步驟包括MainO函數(shù)模塊功能的步驟是4. 1)系統(tǒng)環(huán)境初始化；4. 2) PCI設(shè)備信息的EEPROM編程(初次生產(chǎn)時(shí)用)；4. 3)FPGA加載；4. 4)變量初始化、中斷初始化、啟動(dòng)Ims 定時(shí)器；4. 5)獲取PCI卡號；4. 6)系統(tǒng)中斷處理、啟動(dòng)Ims定時(shí)器、全局中斷開；4. 7)循環(huán)處理相關(guān)事務(wù)；4. 8)對同步數(shù)據(jù)接收要分別將8通道底層接收原始緩存的數(shù)據(jù)按設(shè)定協(xié)議解析到另一高級數(shù)據(jù)緩存待120ms PCI中斷發(fā)給PC ；4. 9)對同步數(shù)據(jù)發(fā)送要分別將8通道從PCI 120ms中斷獲取的高級緩存數(shù)據(jù)按指定的協(xié)議轉(zhuǎn)換到底層發(fā)數(shù)緩存待轉(zhuǎn)發(fā)輸出；若是異步數(shù)據(jù)收發(fā)不需進(jìn)行轉(zhuǎn)換；4. 10)調(diào)120ms事務(wù)處理模塊。
5.根據(jù)權(quán)利要求4所述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其特征在于，所述120ms事務(wù)處理模塊即PCI_Timerl20mS()函數(shù)功能實(shí)現(xiàn)步驟是5. 1)PCI_ Timerl20ms開始；5. 2)判斷120ms是否到，如果回答否，進(jìn)入5. 9)結(jié)束返回；如果回答是， 進(jìn)入下一步驟；5. 清120ms PCI中斷；5. 4)各通道使能檢測，參數(shù)設(shè)置；5.幻對DSP和 PC驅(qū)動(dòng)共同操作的二級發(fā)數(shù)乒乓緩存進(jìn)行地址空間切換，清相應(yīng)的控制寄存器；5. 6)進(jìn)行地址空間切換之前，將接收的不完整包數(shù)據(jù)轉(zhuǎn)移到一二級收數(shù)緩存，置相應(yīng)的控制寄存器; 5. 7)判斷PC驅(qū)動(dòng)允許、PCI中斷否，如果回答是，進(jìn)入下一步，如果回答否，進(jìn)入結(jié)束返回； 5.8) 120ms PCI中斷；5. 9)結(jié)束返回。
6.根據(jù)權(quán)利要求4所述多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其特征在于，所述外部多中斷源信息處理即ExthtlsrO中斷處理函數(shù)功能模塊實(shí)現(xiàn)步驟如下 6.1)讀取中斷源信息，包括異步收發(fā)中斷，同步收發(fā)中斷；6. 2)異步數(shù)據(jù)接收啟動(dòng)，直接從外部多串行接口芯片F(xiàn)IFO讀數(shù)寫入到DSP第一級數(shù)據(jù)緩；6. 3)異步數(shù)據(jù)發(fā)數(shù)啟動(dòng)，接從 DSP第一級數(shù)據(jù)緩讀數(shù)寫入到外部多串行接口芯片F(xiàn)IFO ；6. 4)同步數(shù)據(jù)接收啟動(dòng)，從FPGA FIFO讀數(shù)寫入到DSP第一級數(shù)據(jù)緩存；6. 5)同步數(shù)據(jù)發(fā)數(shù)啟動(dòng)，從DSP第一級數(shù)據(jù)緩存讀數(shù)寫入到FPGA FIFO ；6. 6)判斷中斷事務(wù)處理完畢，如果是，結(jié)束返回，如果否，返回6. 1)繼續(xù)執(zhí)行。
7.根據(jù)權(quán)利要求1所述的多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)卡的通信方法，其特征在于，F(xiàn)PGA文件加載傳輸協(xié)議和PCI設(shè)備信息EEPROM編程的實(shí)現(xiàn)。
全文摘要
一種多通道異型雷達(dá)數(shù)據(jù)實(shí)時(shí)解析集中收發(fā)及其通信方法，涉及空中交通管制系統(tǒng)ATC中雷達(dá)數(shù)據(jù)處理技術(shù)領(lǐng)域。本發(fā)明基于PCI接口以DSP和FPGA為核心，通過PCI接口實(shí)現(xiàn)與PC機(jī)應(yīng)用程序的數(shù)據(jù)通信；特別是8通道的同異步全雙工數(shù)據(jù)收發(fā)的FPGA實(shí)現(xiàn)，DSP對各種類型雷達(dá)數(shù)據(jù)協(xié)議解析功能實(shí)現(xiàn)，以及PC機(jī)的驅(qū)動(dòng)程序和應(yīng)用程序?qū)崿F(xiàn)。優(yōu)化了空中交通管制系統(tǒng)對雷達(dá)信號的引接，滿足對各種雷達(dá)信號的系統(tǒng)接入，便于擴(kuò)容，可設(shè)定轉(zhuǎn)發(fā)各種類型的雷達(dá)數(shù)據(jù)。
文檔編號G06F13/38GK102521181SQ201110339109
公開日2012年6月27日 申請日期2011年11月1日 優(yōu)先權(quán)日2011年11月1日
發(fā)明者張行, 范昌平 申請人:四川川大智勝軟件股份有限公司