專利名稱：芯片布局方法
技術(shù)領(lǐng)域：
本發(fā)明有關(guān)于芯片布局方法，特別有關(guān)于可及早發(fā)現(xiàn)并解決繞線擁擠問題的芯片布局方法。
背景技術(shù)：
圖I繪示了現(xiàn)有技術(shù)的芯片(簡稱IC)布局方法，其通常包含以下的步驟。步驟101開始芯片布局。步驟103 用軟件設(shè)計出所需要的功能。此步驟通常是利用硬體描述語言來撰寫程式碼，如非常高速積體電路硬體描述語言(簡寫為VHDL, VHSIC Hardware Description Language)或更高階的程序語言來撰寫程序碼，以實現(xiàn)所需要的功能。步驟105執(zhí)行合成(synthesis)動作。通常系利用電子設(shè)計自動化工具(ElectronicDesign Automation,簡稱EDA)將步驟103的設(shè)計結(jié)果,轉(zhuǎn)變成為標(biāo)準(zhǔn)元件及非標(biāo)準(zhǔn)元件組合而成的設(shè)計電路，并且功能與步驟103設(shè)計結(jié)果相同的設(shè)計。步驟107此步驟又稱為”非標(biāo)準(zhǔn)元件擺置規(guī)劃”。此步驟最主要的目的就是初步訂定芯片尺寸大小(die size)，并將電路設(shè)計中所需要的類比元件以及其他如存儲器、I/O介面等非標(biāo)準(zhǔn)元件進(jìn)行擺置(排列)。此步驟又可稱為布局規(guī)劃(floor plan)。步驟109此步驟又稱為“標(biāo)準(zhǔn)元件放置與繞線”。系根據(jù)步驟107布局規(guī)劃的結(jié)果，執(zhí)行標(biāo)準(zhǔn)元件放置與繞線(place and route)。在此步驟中，通常是利用APR (auto placement androute)軟件等工具來進(jìn)行放置與繞線。步驟111根據(jù)步驟109結(jié)果，來判斷是否可成功繞線。是否可成功繞線的其中一個基本判斷依據(jù)為，所有需要信號溝通的元件腳位，是否能成功利用導(dǎo)線連接所須溝通的元件腳位；并且沒有與其他導(dǎo)線發(fā)生短路的情況。若是，則結(jié)束，若否，則到步驟113。步驟113若不能繞線，則會到步驟113進(jìn)行檢測以決定要回到步驟103、105、107和109中的那一個，以解決無法繞線的問題。若回到步驟103則必需重新構(gòu)想出更容易繞線的設(shè)計為目的；若回到步驟105則必需調(diào)整合成的方式使繞線擁擠的情況改善；若回到步驟107則以擴(kuò)大芯片面積或改變布局規(guī)劃以增加芯片可繞線的程度；若回到步驟109則選擇以不同標(biāo)準(zhǔn)元件放置策略減輕繞線擁擠的情況。步驟115結(jié)束芯片布局的流程。
然而，前述的流程中存在著一些缺點。舉例來說，檢測的步驟113位于整個流程的較后端處，因此若欲回到先前步驟做調(diào)整，須整個流程重來，相當(dāng)耗費時間。而且，在步驟113中，系以經(jīng)驗法則來決定回到那一個步驟。因此很有可能回到不適當(dāng)?shù)牟襟E來調(diào)整，因此浪費了人力和時間。

發(fā)明內(nèi)容
本發(fā)明的一目的為提供一種芯片布局方法，以避免現(xiàn)有技術(shù)中在后端進(jìn)行調(diào)整而需耗費大量時間的問題。本發(fā)明的一目的為提供一種芯片布局方法，以避免現(xiàn)有技術(shù)中需以人為判斷進(jìn)行調(diào)整的問題。本發(fā)明的一實施例揭露了一種芯片布局方法，其包含根據(jù)一芯片所需要的功能合成出該芯片所需的連線以及所需的標(biāo)準(zhǔn)元件；檢測該芯片的繞線擁擠度并找出該芯片具有最大繞線擁擠度的第一部份，其中該擁擠度系正相關(guān)該芯片的元件腳位密度與元件腳位 種類比例；判斷該芯片最大繞線擁擠度的第一部份其使用率是否符合一預(yù)定值；若不符合則重新進(jìn)行合成該第一部份所需的連線以及所需的標(biāo)準(zhǔn)元件的步驟；以及若符合則估算芯片所使用面積并進(jìn)行非標(biāo)準(zhǔn)元件、標(biāo)準(zhǔn)元件放置與繞線規(guī)劃。根據(jù)所述的實施例，可以在整個流程的前段便進(jìn)行調(diào)整，而不是如現(xiàn)有技術(shù)般，要到流程的后段才能進(jìn)行調(diào)整，因此可以節(jié)省整個芯片布局的時間和人力成本。而且，不須利用經(jīng)驗法則判斷要回到那個步驟，可加快調(diào)整的速度。


圖I繪示了現(xiàn)有技術(shù)的芯片布局方法，其通常包含以下的步驟。圖2繪示了根據(jù)本發(fā)明的實施例的芯片(IC)布局方法。圖3和圖4A、圖4B繪示了圖2所示的實施例的變化型。圖5繪示了 IC中區(qū)塊分布的示意圖。圖6繪示了微調(diào)芯片面積的詳細(xì)動作示意圖。主要元件符號說明101 223 步驟
具體實施例方式在說明書及權(quán)利要求書當(dāng)中使用了某些詞匯來指稱特定的元件。所屬領(lǐng)域中具有通常知識者應(yīng)可理解，硬體制造商可能會用不同的名詞來稱呼同一個元件。本說明書及權(quán)利要求書并不以名稱的差異來作為區(qū)分元件的方式，而是以元件在功能上的差異來作為區(qū)分的準(zhǔn)則。在通篇說明書及后續(xù)的請求項當(dāng)中所提及的“包含”系為一開放式的用語，故應(yīng)解釋成“包含但不限定于”。圖2繪示了根據(jù)本發(fā)明的實施例的芯片(IC)布局方法。如圖2所示，根據(jù)本發(fā)明的實施例的IC布局方法可包含以下的步驟步驟201開始芯片布局。
步驟203用軟件設(shè)計出所需要的功能。此步驟通常是利用硬體描寫語言來撰寫程序碼，如VHDL或其他高階硬體描述語言來撰寫程序碼。步驟205執(zhí)行合成(synthesis)動作。通常系利用電子設(shè)計自動化工具(簡稱EDA)將步驟203的設(shè)計結(jié)果，轉(zhuǎn)變成以標(biāo)準(zhǔn)元件及非標(biāo)準(zhǔn)元件組合而成的設(shè)計電路，并且功能與步驟203設(shè)計結(jié)果相同的設(shè)計。步驟207檢測繞線擁擠度，并找出最擁擠的部份。
步驟209將步驟207的繞線最擁擠的部份模塊或叢集單獨做標(biāo)準(zhǔn)元件放置與繞線，由此可得知此最擁擠的部份模塊或叢集繞線成功所需的最小面積與面積使用率(即部份模塊或叢集的面積使用率，以下稱的部分芯片面積使用率)，進(jìn)而決定最擁擠的部份模塊或叢集是否為可接受的狀態(tài)。要判斷是否為可接受狀態(tài)，可以預(yù)先設(shè)定何種情況為可接受狀態(tài)。舉例而言初始設(shè)定一部分芯片面積使用率的預(yù)定值，若最擁擠部分的部分芯片面積使用率不符合預(yù)定值(例如，大于或小于)，即不符合可接受狀態(tài)。若為可接受狀態(tài)則進(jìn)入步驟211 ；若不是可接受狀態(tài)，則以步驟205為優(yōu)先選擇，以減輕繞線最擁擠的部份模塊或叢集，再則若205無法解決時，則回到步驟203，重新作設(shè)計架構(gòu)或演算法的改變，達(dá)到最擁擠的部份模塊或叢集繞線可以接受的程度。步驟211估算芯片所需的使用面積。此處的使用面積與步驟209中所指的芯片面積不同，步驟209中所指的是芯片中的部份模塊或叢集的面積，而步驟211所指的是整個芯片的使用面積。步驟213此步驟又稱為“非標(biāo)準(zhǔn)元件擺置規(guī)劃”。此步驟最主要的目的就是根據(jù)步驟211或219的結(jié)果訂定芯片大小，并將電路設(shè)計中所需要的類比元件以及其他如存儲器、I/O介面等非標(biāo)準(zhǔn)元件進(jìn)行擺置(排列)。此步驟又可稱為布局規(guī)劃(floor plan)。步驟215此步驟又稱為“標(biāo)準(zhǔn)元件放置與繞線”。系根據(jù)步驟213布局規(guī)劃的結(jié)果，執(zhí)行標(biāo)準(zhǔn)元件放置與繞線(place and route)。在此步驟中，通常是利用APR (auto placement androute)軟件等工具來進(jìn)行放置與繞線。步驟217結(jié)束芯片布局的流程。圖3和第4A、4B圖繪示了圖2所示的實施例的變化型。其中圖3和圖4A構(gòu)成了一變化型，而圖3和圖4B構(gòu)成了另一變化型。圖3和第4A、4B圖的步驟301-315分別和圖2的步驟201-215—致。然而在圖2中，步驟215的后系結(jié)束芯片布局的流程。但在第4A和圖4B的步驟315之后，則另包含了步驟317和319。今將步驟317和319說明如下。步驟317根據(jù)步驟315的結(jié)果，來判斷是否可成功繞線。是否可成功繞線的其中一個基本判斷依據(jù)為，所有需要信號溝通的元件腳位，是否能成功利用導(dǎo)線連接所須溝通的元件腳位；并且沒有與其他導(dǎo)線發(fā)生短路的情況。若是，則結(jié)束芯片布局流程，若否，則到步驟319。步驟319此步驟主要是判斷是否需要微調(diào)芯片面積，判斷的依據(jù)為若在步驟315標(biāo)準(zhǔn)元件放置與繞線已經(jīng)采用減少繞線擁擠的策略，則必須微調(diào)芯片面積以做為下一處理步驟，因此必須回到步驟313 ;反之，若在步驟315還未考慮減少繞線擁擠的策略，則可回到步驟315做更進(jìn)一步標(biāo)準(zhǔn)元件放置與繞線，以減輕繞線擁擠的情況。步驟321結(jié)束芯片布局的流程。又在圖4A中，步驟319雖為一判斷式，但可以如圖4B般因應(yīng)設(shè)計更改為一固定步 驟僅接續(xù)步驟313 ;或是其判別方式可以是1.步驟319后分為兩個路徑，路徑I接續(xù)步驟315，路徑2接續(xù)步驟313。而其步驟319后應(yīng)接續(xù)那丨個路徑是根據(jù)第幾次進(jìn)入步驟319，若是第一次進(jìn)到步驟319則會接續(xù)路徑I進(jìn)入步驟315，進(jìn)行更進(jìn)一步標(biāo)準(zhǔn)元件放置與繞線，以減輕繞線擁擠的情況；若是非第一次進(jìn)到步驟319則會接續(xù)路徑2進(jìn)入步驟313微調(diào)芯片面積做為下一處理步驟，執(zhí)行標(biāo)準(zhǔn)元件放置與繞線。于圖I的流程圖內(nèi)，合成步驟105之后直接進(jìn)入元件排列的步驟107。而在圖2的流程圖中合成步驟205和元件排列的步驟213之間，還具有步驟207、209和211。同樣的，在圖3的流程圖中合成步驟305和元件排列的步驟313之間，還具有步驟307、309和311。而且，在圖I的流程圖中，在步驟111的判斷可否繞線的步驟后，若為否則進(jìn)入步驟113的檢測步驟，以經(jīng)驗法則判斷要回到那一步驟做調(diào)整。而在第4A和圖4B的流程圖中，在步驟317的判斷可否繞線的步驟后，若為否則進(jìn)入步驟319判斷是否需要微調(diào)芯片面積，然后再進(jìn)入步驟313或315。底下將詳細(xì)描述圖2的步驟207，209、211(圖3的307、309和311)以及圖4A和圖4B步驟319的詳細(xì)動作。在圖2的步驟207(圖3步驟307)中，可利用以下的等式來計算出芯片上的繞線擁擠度。算出繞線擁擠度后即在圖2的步驟209(圖3步驟309)判定是否可以接受。繞線擁擠度oc設(shè)=口度oc則立數(shù)中類比例等式⑴
區(qū)域面積區(qū)域面積腳位數(shù)量=IC內(nèi)部所有標(biāo)準(zhǔn)元件上的信號腳位等式(2)腳位種類比例=^1^^2^§等式(3)
IC內(nèi)部組合兀件腳位數(shù)對組合兀件(Combinational Cell)和序向兀件(Sequential Cell)在相同腳位的情況下，序向標(biāo)準(zhǔn)元件提供可繞線資源會較組合元件多。
腳K立數(shù)量如等式⑴、⑵、(3)所示，繞線擁擠度跟腳位密度有關(guān)，也跟腳位種
腳似面積
類比例有關(guān)。如等式⑵所示，腳位數(shù)量=IC內(nèi)部所有標(biāo)準(zhǔn)元件上的信號腳位。而如等式
(3)所示，腳位種類比例。因為IC內(nèi)部元件必須透過導(dǎo)線連接彼此
IC內(nèi)部組合兀件腳似數(shù)之間的腳位以達(dá)到信號傳遞的目的，因此腳位越多，導(dǎo)線便會越多，越增加繞線的復(fù)雜度。所以，根據(jù)此兩種腳位的比例，可以判斷出繞線的復(fù)雜度。圖5繪不了 IC中階層分布的不意圖。如圖5所不，IC中的最小區(qū)塊為一些基本的邏輯元件。這些邏輯元件可以組成模塊(Hiodule)E I。而多個模塊可組成叢集B D(Cluster)0而最高叢集可包含多個叢集。而在圖2步驟207 (圖3步驟307)的一實施例中，系利用上述等式計算模塊E I或叢集B D的繞線擁擠度。在一實施例中，先考慮模塊的擁擠度后考慮叢集的擁擠度，選出繞線擁擠度最高的模塊或叢集，并做此模塊或叢集的元件放置與繞線，最后即能確認(rèn)此繞線擁擠度最高的模塊或叢集可完成繞線的最高面積使用率。圖2步驟211 (圖3步驟311)的詳細(xì)動作內(nèi)容可如表I所示。如表I所示，可根據(jù)制程種類、標(biāo)準(zhǔn)元件類型(相同的邏輯閘，使用的標(biāo)準(zhǔn)元件類型不同，也會有不同的面積)做分類，并利用等式(1)、(2)、(3)對整個設(shè)計(最高叢集)做繞線擁擠度的索引試算，藉由繞線擁擠度索引來估算出最高的芯片面積使用比例。此索引可以將傳統(tǒng)經(jīng)驗的累積轉(zhuǎn)變?yōu)? 可量化的數(shù)據(jù)，作為爾后芯片設(shè)計時初始芯片面積使用率的參考。表I
繞線擁擠度索引
制程I標(biāo)準(zhǔn)元件類型I 擁擠度參數(shù) I芯片面積使用率
A0.357__80.30%
013/011 _
um~0.58282.03%B--
權(quán)利要求
1.一種芯片布局方法，其特征在于，所述的方法包含 根據(jù)一芯片所需要的功能合成出所述的芯片所需的連線以及所需的標(biāo)準(zhǔn)元件； 檢測所述的芯片的繞線擁擠度并找出所述的芯片具有最大繞線擁擠度的第一部份，其中所述的擁擠度系正相關(guān)所述的芯片的元件腳位密度與元件腳位種類比例； 判斷所述的芯片最大繞線擁擠度的第一部份其使用率是否符合一預(yù)定值； 若不符合則重新進(jìn)行合成所述的第一部份所需的連線以及所需的標(biāo)準(zhǔn)元件的步驟；以及 若符合則估算芯片所使用面積并進(jìn)行非標(biāo)準(zhǔn)元件、標(biāo)準(zhǔn)元件放置與繞線規(guī)劃。
2.如權(quán)利要求I所述的芯片布局方法，其特征在于，所述的方法更包含 判斷芯片所進(jìn)行的繞線規(guī)劃是否可以繞線成功； 若無法成功則重新進(jìn)行非標(biāo)準(zhǔn)元件、標(biāo)準(zhǔn)元件放置與繞線規(guī)劃；以及 若成功則結(jié)束芯片布局流程。
3.如權(quán)利要求2所述的芯片布局方法，其特征在于，當(dāng)所述的芯片無法繞線成功，在重新進(jìn)行所述的非標(biāo)準(zhǔn)元件、標(biāo)準(zhǔn)元件放置與繞線規(guī)劃更包含 判斷是否需要微調(diào)芯片面積； 若是則重新進(jìn)行非標(biāo)準(zhǔn)元件擺置規(guī)劃；以及 若否則重新進(jìn)行標(biāo)準(zhǔn)元件放置及繞線規(guī)劃。
4.如權(quán)利要求3所述的芯片布局方法，其特征在于，重新進(jìn)行所述的非標(biāo)準(zhǔn)元件擺置規(guī)劃步驟更包含 選擇所述的芯片中根據(jù)設(shè)計復(fù)雜度與所述的第一部份相近但可成功繞線的芯片的一第二部份；以及 依據(jù)所述的第二部份所占的單位面積，來調(diào)整所述的第一部份的面積。
5.如權(quán)利要求4所述的芯片布局方法，其特征在于，所述的第二部份面積大于或等于所述的第一部份。
6.如權(quán)利要求I所述的芯片布局方法，其特征在于，所述的方法更包含若判斷所述的芯片最大繞線擁擠度的第一部份其使用率不符合所述的預(yù)定值，則利用一軟件重新設(shè)計出所述的芯片所需要的功能。
7.如權(quán)利要求I所述的芯片布局方法，其特征在于，所述的方法更包含若判斷所述的芯片最大繞線擁擠度的第一部份其使用率不符合所述的預(yù)定值，則重新合成出所述的芯片所需的連線以及所述的芯片所需的標(biāo)準(zhǔn)元件。
全文摘要
本發(fā)明公開了一種芯片布局方法，其包含根據(jù)一芯片所需要的功能合成出該芯片所需的連線以及所需的標(biāo)準(zhǔn)元件；檢測該芯片的繞線擁擠度并找出該芯片具有最大繞線擁擠度的第一部份，其中該擁擠度系正相關(guān)該芯片的元件腳位密度與元件腳位種類比例；判斷該芯片最大繞線擁擠度的第一部份其使用率是否符合一預(yù)定值；若不符合則重新進(jìn)行合成該第一部份所需的連線以及所需的標(biāo)準(zhǔn)元件的步驟；以及若符合則估算芯片所使用面積并進(jìn)行非標(biāo)準(zhǔn)元件、標(biāo)準(zhǔn)元件放置與繞線規(guī)劃。
文檔編號G06F17/50GK102831255SQ201110160839
公開日2012年12月19日 申請日期2011年6月15日 優(yōu)先權(quán)日2011年6月15日
發(fā)明者黃柏馨, 張仲喬 申請人:揚(yáng)智科技股份有限公司