專利名稱：用于亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路的設(shè)備及相關(guān)方法
技術(shù)領(lǐng)域：
公開(kāi)的概念總體上涉及存儲(chǔ)電路，更具體地，涉及用于亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路的設(shè)備，以及相關(guān)的方法。
背景技術(shù)：
微電子學(xué)領(lǐng)域的進(jìn)展已經(jīng)使得集成電路(IC)的晶體管密度不斷提高。高級(jí)IC可以包括億萬(wàn)個(gè)晶體管。相對(duì)大的晶體管數(shù)目使得電路設(shè)計(jì)者們能夠集成相對(duì)大數(shù)量的功倉(cāng)^:。芯片的設(shè)計(jì)需要權(quán)衡多方面的因素或考慮，如速度、功耗以及成本。制造技術(shù)的進(jìn)步,如互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)，已經(jīng)導(dǎo)致各種參數(shù)的縮放，例如電源電壓、閾值電壓 以及電流驅(qū)動(dòng)能力。

發(fā)明內(nèi)容
公開(kāi)的概念總體上涉及存儲(chǔ)電路，例如鎖存器與觸發(fā)器，更具體地，涉及用于亞穩(wěn)態(tài)速穩(wěn)(metastability-hardened)的存儲(chǔ)電路的設(shè)備與方法。在一個(gè)示例性實(shí)施方案中，亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路包括反相電路(或者可替代地，同相電路)。該反相電路(或者同相電路)具有ー個(gè)邏輯輸入，該邏輯輸入被分路為ー對(duì)物理輸入。在另ー個(gè)示例性實(shí)施方案中，亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路包括ー個(gè)反相電路(或者可替代地，ー個(gè)同相電路)。該反相電路(或者同相電路)具有ー個(gè)邏輯輸出，該邏輯輸出被分路為ー對(duì)物理輸出。在又ー個(gè)另外的示例性實(shí)施方案中，集成電路(IC)包括具有邏輯輸入和邏輯輸出的電路。該邏輯輸出被分路為ー個(gè)高偏置物理輸出和一個(gè)低偏置物理輸出。在該電路的過(guò)渡狀態(tài)或者亞穩(wěn)態(tài)期間，該高偏置物理輸出的輸出電壓高于該低偏置物理輸出的輸出電壓。在再ー個(gè)另外的示例性實(shí)施方案中，一種對(duì)電子電路中的存儲(chǔ)電路進(jìn)行亞穩(wěn)態(tài)速穩(wěn)的方法包括將ー個(gè)反相電路(或者可替代地，ー個(gè)同相電路)的邏輯輸入進(jìn)行分路。更具體地，該邏輯輸入被分路為ー對(duì)物理輸入。


所附圖形僅圖解說(shuō)明若干示例性實(shí)施方案，因此不應(yīng)視作限制其范圍。受益于本公開(kāi)內(nèi)容的本領(lǐng)域普通技術(shù)人員意識(shí)到，公開(kāi)的概念使其獲得其他等同效果的實(shí)施方案。附圖中，在ー個(gè)以上的圖中所使用的相同數(shù)字指示表示功能相同、相似或等同的元件或者模塊。圖I示出根據(jù)ー個(gè)示例性實(shí)施方案的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路。圖2A和2B分別繪出一個(gè)常規(guī)的反相器及其CMOS實(shí)施形式。圖3-6不出根據(jù)多個(gè)不例性實(shí)施方案的具有分路的輸入和/或輸出的反相器。
圖7A和7B分別圖解說(shuō)明一個(gè)常規(guī)的與非(NAND)門，及其CMOS實(shí)施形式。
圖8A和8B分別示出根據(jù)一個(gè)示例性實(shí)施方案的具有分路輸入的與非門及其CMOS實(shí)施形式。圖9A和9B分別圖解說(shuō)明根據(jù)一個(gè)不例性實(shí)施方案的具有分路輸入和分路輸出的與非門及其CMOS實(shí)施形式。圖IOA和IOB分別繪出一個(gè)常規(guī)的鎖存器及其CMOS實(shí)施形式。圖IlA和IlB分別示出根據(jù)一個(gè)示例性實(shí)施方案的一個(gè)鎖存器及其CMOS實(shí)施形式。圖12示出一個(gè)常規(guī)的觸發(fā)器。圖13繪出根據(jù)一個(gè)示例性實(shí)施方案的觸發(fā)器。圖14示出根據(jù)另一種示例性實(shí)施方案的觸發(fā)器。圖15圖解說(shuō)明根據(jù)一種不例性實(shí)施方案，圖14的觸發(fā)器的一種不例性CMOS實(shí)施形式。圖16繪出根據(jù)另一種示例性實(shí)施方案的觸發(fā)器。
具體實(shí)施例方式公開(kāi)的概念總體上涉及存儲(chǔ)電路，如鎖存器與觸發(fā)器。更具體地，公開(kāi)的概念提供用于亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路例如鎖存器與觸發(fā)器的設(shè)備與方法。概念上，在示例性實(shí)施方案中，所披露的存儲(chǔ)電路采用具有附加輸入的電路和/或具有附加輸出的電路，以實(shí)現(xiàn)亞穩(wěn)態(tài)速穩(wěn)性。具有該附加輸入的電子線路可以構(gòu)成一個(gè)反相電路。類似地，具有該附加輸入的電子線路可以構(gòu)成一個(gè)反相電路(或者元件或者單元)O在示例性實(shí)施方案中，亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路包括一對(duì)級(jí)聯(lián)的反相電路。這些反相電路之一包括附加的輸入。另一個(gè)反相電路包括附加的輸出。通過(guò)將第二個(gè)反相電路的多個(gè)輸出(包括該附加輸出)連接到第一個(gè)反相電路的多個(gè)輸入(包括該附加輸入)，可以實(shí)現(xiàn)亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路。通過(guò)將該存儲(chǔ)電路中電子線路的邏輯輸入分路為一對(duì)物理輸入，可以提供一個(gè)附加的輸入。該多個(gè)輸入之一，即一個(gè)η型金屬氧化物半導(dǎo)體(NMOS)輸入,主要為該電子線路中的NMOS晶體管(例如，反相器中的NMOS晶體管)饋送信號(hào)。另一個(gè)輸入，即一個(gè)P型金屬氧化物半導(dǎo)體(PMOS)輸入，主要為該電子線路中的PMOS晶體管(例如，反相器中的PMOS晶體管)饋送信號(hào)。例如，可以將反相器的輸入或者與(AND)門、與非(NAND)門或者或非(NOR)門的輸入分路成兩個(gè)輸入。類似地，通過(guò)圖解說(shuō)明，可以將反相器、與門、與非門或者或非門的輸出分路成兩個(gè)輸出。類似地，可以通過(guò)將該存儲(chǔ)電路中電子線路的一個(gè)邏輯輸出分路為一對(duì)物理輸出一個(gè)低偏置輸出(相對(duì)于該電路的其他輸出)和一個(gè)高偏置輸出(相對(duì)于該電路的其他輸出)來(lái)提供附加的輸出?？傮w來(lái)說(shuō)，當(dāng)該存儲(chǔ)電路中的電子線路處在或者接近亞穩(wěn)定狀態(tài)時(shí)，該高偏置輸出的輸出電壓高于該低偏置輸出的輸出電壓。圖I圖解說(shuō)明根據(jù)一個(gè)示例性實(shí)施方案的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路10。存儲(chǔ)電路10包括交叉連接的反相電路12和14,其形成一個(gè)鎖存器。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，適于實(shí)施反相電路12與14的反相電子線路的例子包括反相器、與非門(提供關(guān)于至少一個(gè)輸入的邏輯反相)、或非門(提供關(guān)于至少一個(gè)輸入的邏輯反相)以及類似電路。無(wú)論其實(shí)際實(shí)施如何，反相電路12在輸出上產(chǎn)生施加在反相電路12的輸入上的一個(gè)信號(hào)的邏輯反碼。類似地，反相電路14在輸出上產(chǎn)生施加在反相電路14的輸入上的一個(gè)信號(hào)的邏輯反碼。要注意的是，正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解 的，根據(jù)需要，反相電路12和14可以包括一個(gè)或者更多個(gè)邏輯元件或者電路。反相電路12和/或反相電路14可以包括一個(gè)單獨(dú)的門電路(或者邏輯元件或電路)。作為一個(gè)例子，反相電路12和/或反相電路14可以包括一個(gè)反相器。相反地，在某些實(shí)施方案中，反相電路12和/或反相電路14可以包括多個(gè)門電路(或者邏輯元件或電路)，而不是包括一個(gè)單獨(dú)的門電路。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，例子包括連接到反相器的與門、連接到反相器的或門以及類似的門電路。反相電路12包括一個(gè)或者更多個(gè)PMOS晶體管12A的一個(gè)集合，和一個(gè)或者更多個(gè)NMOS晶體管12B的一個(gè)集合。類似地，反相電路14包括一個(gè)或者更多個(gè)PMOS晶體管14A的一個(gè)集合，和一個(gè)或者更多個(gè)NMOS晶體管14B的一個(gè)集合。反相電路12具有附加輸入。更具體地，反相電路12具有分路成物理輸入Al和A2的邏輯輸入A。相反，反相電路14具有附加的輸出。從而，反相電路14具有分路成物理輸出BI和B2的邏輯輸出B。反相電路14的分路輸出連接到反相電路12的分路輸入。因此，反相電路14的輸出BI連接到反相電路12的輸入Al。類似地，反相電路14的輸出B2連接到反相電路12的輸入A2。要注意的是，可以根據(jù)需要來(lái)分路反相電路12的一個(gè)輸出。而且，可以根據(jù)需要來(lái)分路反相電路14的一個(gè)輸入。從而，根據(jù)需要，可以將反相電路12的分路輸出連接到反相電路14的分路輸入。要注意的是，根據(jù)需要，可以為反相電路12和14之一或者兩者提供一個(gè)以上的附加輸入(分路輸入)。而且，根據(jù)需要，可以為反相電路12和14之一或者兩者提供一個(gè)以上的附加輸出(分路輸出)。通過(guò)分路一個(gè)或者更多個(gè)輸入和/或一個(gè)或者更多個(gè)輸出，可以提高反相電路12和/或反相電路14的驅(qū)動(dòng)強(qiáng)度以及增益。提高的驅(qū)動(dòng)強(qiáng)度有助于提高反相電路12和/或反相電路14的亞穩(wěn)態(tài)速穩(wěn)性。更具體地，可以通過(guò)將輸入分路為一個(gè)低偏置輸入(相對(duì)于此電路的其他輸入)和一個(gè)高偏置輸入(相對(duì)于此電路的其他輸入)來(lái)為反相電路12和/或反相電路14提供一個(gè)附加的輸入。同樣，可以通過(guò)將輸出分路為一個(gè)低偏置輸出(相對(duì)于此電路的其他輸出)和一個(gè)高偏置輸出(相對(duì)于此電路的其他輸出)來(lái)為反相電路12和/或反相電路14提供一個(gè)附加的輸出。當(dāng)反相電路(例如反相電路12或者反相電路14)處于或者接近亞穩(wěn)定狀態(tài)時(shí)，該高偏置輸出的輸出電壓高于該低偏置輸出的輸出電壓。
高偏置輸出連接到反相電路12和/或反相電路14的分別驅(qū)動(dòng)NMOS晶體管12B和14B的輸入端。低偏置輸出連接到反相電路12和/或反相電路14的分別驅(qū)動(dòng)PMOS晶體管12A和14A的輸入端。這一配置提高了包含反相電路12和14的NMOS和PMOS晶體管的門電壓。
結(jié)果，PMOS和NMOS器件的驅(qū)動(dòng)強(qiáng)度與增益提高了，從而減少了存儲(chǔ)電路10的亞穩(wěn)態(tài)時(shí)間。換目之，提聞了存儲(chǔ)電路10的亞穩(wěn)態(tài)速穩(wěn)性。如前所述，可以分路各種反相電路的一個(gè)或者更多個(gè)輸入和/或一個(gè)或者更多個(gè)輸出。一個(gè)例子構(gòu)成反相器。圖2A和2B分別示出常規(guī)的反相器20及其互補(bǔ)金屬氧化物(CMOS)實(shí)施形式。圖2A與2B中的反相器的電子線路和操作細(xì)節(jié)屬于本技術(shù)領(lǐng)域的普通技術(shù)人員的知識(shí)。如本領(lǐng)域的普通技術(shù)人員理解的，反相器20包括一個(gè)單獨(dú)的物理輸入和一個(gè)單獨(dú)的物理輸出。在根據(jù)公開(kāi)的概念的某些示例性實(shí)施方案中，為了實(shí)現(xiàn)亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，可以分路反相器的輸入和/或輸出。圖3-6給出了根據(jù)示例性實(shí)施方案的例子。圖3A示出具有分路輸出的反相器22。更具體地，反相器22具有一個(gè)邏輯輸出，該邏輯輸出被分路為兩個(gè)物理輸出，標(biāo)記為“Out-” (低偏置)和“Out+” (高偏置)。圖3B不出圖3A中所不的反相器的CMOS實(shí)施形式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以各種方式來(lái)實(shí)施反相器22，而圖3B僅示出了一種示例性的實(shí)施形式。要注意的是，反相器22的實(shí)施包括兩個(gè)反相器，22A和22B。而且，反相器22A中NMOS晶體管的尺寸是PMOS晶體管尺寸的兩倍(或者其他所需倍數(shù))，而反相器22B中PMOS晶體管的尺寸是NMOS晶體管尺寸的兩倍(或者其他所需倍數(shù))。多個(gè)物理反相器之一，例如反相器22B，驅(qū)動(dòng)高偏置輸出，并且第二個(gè)物理反相器，例如反相器22A，驅(qū)動(dòng)反相器22的低偏置輸出。如上所述，當(dāng)反相器22處于或者接近亞穩(wěn)定狀態(tài)時(shí)，該高偏置輸出的輸出電壓高于該低偏置輸出的輸出電壓。換言之，饋送該高偏置輸出“Out+”的物理反相器22B具有一個(gè)PMOS器件，該器件相對(duì)地其強(qiáng)度為對(duì)應(yīng)的NMOS器件的兩倍(兩倍電流驅(qū)動(dòng)能力)。類似地，饋送低偏置輸出“Out-”的物理反相器22A，具有一個(gè)NMOS器件，相對(duì)地其強(qiáng)度為對(duì)應(yīng)的PMOS器件的兩倍。該兩個(gè)物理反相器(即反相器22A和22B)被實(shí)施為第一個(gè)物理反相器具有比第二個(gè)物理反相器更高的切換閾值。可以通過(guò)調(diào)整這兩個(gè)物理反相器中的PMOS和NMOS器件的驅(qū)動(dòng)強(qiáng)度來(lái)實(shí)現(xiàn)這一目標(biāo)。具體地，反相器22可以被設(shè)計(jì)為使得第一個(gè)物理反相器中PMOS器件對(duì)NMOS器件的相對(duì)強(qiáng)度大于第二個(gè)物理反相器中PMOS器件對(duì)NMOS器件的相對(duì)強(qiáng)度。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)調(diào)整反相器22A與22B的驅(qū)動(dòng)強(qiáng)度。例如，或者通過(guò)調(diào)整晶體管的閾值電壓(如通過(guò)改變摻雜劑注入水平)，或者通過(guò)其他標(biāo)準(zhǔn)的制造工藝(例如改變柵極氧化物厚度)，可以調(diào)整晶體管的長(zhǎng)度和/或?qū)挾?。圖4A-4B圖解說(shuō)明根據(jù)另一個(gè)不例性實(shí)施方案的一個(gè)反相器,它具有分路輸出。圖4A示出反相器30，它具有一個(gè)分路輸出。反相器30具有一個(gè)邏輯輸出，該邏輯輸出被分路為兩個(gè)物理輸出，標(biāo)記為“Out-” (低偏置)和“Out+” (高偏置)。
圖4B示出圖4A中所示反相器的一種CMOS實(shí)施形式。圖4B中所示的實(shí)施形式表明的事實(shí)是，對(duì)于具有較高片上工藝變異水平的CMOS工藝，可能無(wú)法可靠地調(diào)整單獨(dú)的NMOS和PMOS器件的相對(duì)驅(qū)動(dòng)強(qiáng)度。通過(guò)使用圖4B中所示的配置，避免需要以相對(duì)高的精度來(lái)匹配器件。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施反相器30。圖4B僅僅示出了一種示例性實(shí)施形式。圖4B的示例性實(shí)施形式包括兩個(gè)PMOS器件和兩個(gè)NMOS器件，如圖所示進(jìn)行連接。當(dāng)反相器30處于亞穩(wěn)情形時(shí)，所有四個(gè)晶體管均導(dǎo)通。其結(jié)果是，高偏置輸出的輸出電壓高于低偏置輸出的電壓。輸出電壓上的失配有助于減少反相器30處于亞穩(wěn)情形的時(shí)間量。圖5A-5B圖解說(shuō)明根據(jù)另一個(gè)示例性實(shí)施方案的反相器，該反相器具有分路輸 出。圖5A示出具有分路輸出的反相器34。反相器34具有一個(gè)邏輯輸出，它被分路為兩個(gè)物理輸出，標(biāo)記為“Out-，，(低偏置)和“Out+” (高偏置)。圖5B不出圖5A中所不反相器的一種CMOS實(shí)施形式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，反相器34可以以多種方式來(lái)實(shí)施，而圖5B僅示出了一種示例性的實(shí)施形式。反相器34的示例性實(shí)施形式(見(jiàn)圖5B)包括電阻器(或者一般的電阻電路或元件)36。電阻器36連接到該反相器34中PMOS器件的漏極和NMOS器件的漏極。高偏置輸出“Out+”連接到PMOS器件的漏極，而低偏置輸出“Out-”連接到NMOS器件的漏極。當(dāng)反相器34處于亞穩(wěn)情形時(shí)，NMOS和PMOS器件均導(dǎo)通，并且電流流過(guò)電阻器36。流過(guò)電阻器36的電流使得高偏置輸出的輸出電壓高于低偏置輸出的電壓。輸出電壓上的失配有助于減少反相器34處于亞穩(wěn)情形的時(shí)間量。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，根據(jù)需要，可以以多種方式來(lái)實(shí)施電阻器36.例如，可以將電阻器36實(shí)施為電阻器、一個(gè)或者更多個(gè)二極管、其柵極連接電路地(GND)的第二 PMOS器件或者其柵極連接到電源電壓(Vdd)的NMOS器件的一種組合。圖6A-6B圖解說(shuō)明根據(jù)另一個(gè)不例性實(shí)施方案的反相器,它具有分路輸出。圖6A示出具有分路輸出的反相器40。反相器40具有一個(gè)邏輯輸出，該邏輯輸出被分路為兩個(gè)物理輸出，標(biāo)記為“Out-，，(低偏置)和“Out+” (高偏置)。圖6B不出圖6A中所不反相器的一種CMOS實(shí)施形式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施反相器40。圖6B僅示出了一種不例性的實(shí)施方式。反相器40的該示例性實(shí)施方式(見(jiàn)圖6B)包括電阻性電路或者元件36。電阻性電路36連接到反相器40中的PMOS器件的漏極和NMOS器件的漏極。高偏置輸出“Out+”連接到PMOS器件的漏極，而低偏置輸出“Out-”連接到NMOS器件的漏極。電阻性電路36包括與NMOS晶體管并聯(lián)的PMOS晶體管。該NMOS晶體管的柵極連接電源電壓(VDD)，而該P(yáng)MOS的柵極連接電源地(GND)。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，根據(jù)需要，可以以多種方式來(lái)實(shí)施電阻性電路36。參見(jiàn)圖6B，當(dāng)反相器40處于亞穩(wěn)情形時(shí)，反相器40中的所有晶體管都導(dǎo)通，并且電流流過(guò)電阻性電路36。類似于圖5B中的電路，流經(jīng)電阻性電路36的電流使得高偏置輸出的輸出電壓高于低偏置輸出的電壓。輸出電壓上的失配有助于減少反相器40處于亞穩(wěn)情形的時(shí)間量。如所述的，可以將與非門用作反相電路。圖7A和7B分別示出常規(guī)的與非門45及其CMOS實(shí)施形式。圖7A和7B中的反相器的電子線路和操作的細(xì)節(jié)落在本領(lǐng)域普通技術(shù)人員的知識(shí)范圍之內(nèi)。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，與非門45包括兩個(gè)物理輸入和一個(gè)單獨(dú)的物理輸出。在根據(jù)所披露概念的某些不例性實(shí)施方案中，為了實(shí)施亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，可以將與非門的輸入和/或輸出分路。圖8-9給出了根據(jù)若干示例性實(shí)施方案的若干例子。圖8A圖解說(shuō)明根據(jù)一個(gè)示例性實(shí)施方案的與非門50，它具有分路為兩個(gè)物理輸入的一個(gè)邏輯輸入。圖8B示出根據(jù)一個(gè)示例性實(shí)施方案的與非門50的CMOS實(shí)施形式。正 如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施與非門50，而圖SB僅示出了一種示例性實(shí)施形式。參見(jiàn)圖8A，與非門50具有兩個(gè)邏輯輸入，A和B。邏輯輸入A對(duì)應(yīng)物理輸入A。然而，邏輯輸入B被實(shí)施為一種分路輸入，即，物理輸入B-和B+。參見(jiàn)圖8B，物理NMOS輸入(為圖8B中的NMOS晶體管饋給信號(hào))被標(biāo)以“ + ”，而物理PMOS輸入(為圖SB中的PMOS晶體管饋給信號(hào))被標(biāo)以標(biāo)記了“B+”和“B-”的物理信號(hào)對(duì)應(yīng)被分路的邏輯信號(hào)B。圖9A圖解說(shuō)明根據(jù)一個(gè)示例性實(shí)施方案的與非門55，它具有被分路為兩個(gè)物理輸入的一個(gè)邏輯輸入。與非門55的分路輸入類似于與非門50的分路輸入(見(jiàn)圖8A-8B)。參見(jiàn)圖9A，與非門55具有兩個(gè)邏輯輸入A和B。邏輯輸入A對(duì)應(yīng)物理輸入A。而邏輯輸入B被實(shí)施為分路輸入，即,物理輸入B-和B+。圖9B示出根據(jù)一個(gè)示例性實(shí)施方案的與非門55的CMOS實(shí)施方式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施與非門55，而圖9B僅示出了一種示例性實(shí)施形式。物理NMOS輸入(為圖9B中的NMOS晶體管饋給信號(hào))被標(biāo)以“ + ”，而物理PMOS輸入(為圖9B中的PMOS晶體管饋給信號(hào))被標(biāo)以標(biāo)記了 “B+”和“B-”的物理信號(hào)對(duì)應(yīng)分路的邏輯信號(hào)B。與非門55還具有分路輸出。更具體地,與非門55的邏輯輸出被分路為兩個(gè)物理輸出低偏置輸出(Out-)和聞偏置輸出(Out+)。參見(jiàn)圖9B，與非門55包括電阻性電路36。在所示的示例性實(shí)施方案中，電阻性電路36包括與NMOS晶體管并聯(lián)的PMOS晶體管。該NMOS晶體管的柵極連接電源電壓(VDD)，而該P(yáng)MOS器件的柵極連接電源地(GND)。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，根據(jù)需要，可以以多種方式來(lái)實(shí)施電阻性電路36。參見(jiàn)圖9B，當(dāng)與非門55處于亞穩(wěn)情形時(shí)，與非門55中的所有晶體管都導(dǎo)通，并且電流流過(guò)電阻性電路36。流經(jīng)電阻性電路36的電流使得該高偏置輸出的輸出電壓高于該低偏置輸出的電壓。輸出電壓上的失配有助于減少與非門55處于亞穩(wěn)情形的時(shí)間量?？梢圆捎蒙鲜龇致份斎牒?或分路輸出的反相電路(反相器、門電路)來(lái)實(shí)施多種存儲(chǔ)電路。在若干示例性實(shí)施方案中，存儲(chǔ)電路包括鎖存器與觸發(fā)器。
圖IOA和IOB分別繪出常規(guī)的鎖存器60及其CMOS實(shí)施形式。圖IOA與IOB中的鎖存器的詳細(xì)電子線路和操作落在本技術(shù)領(lǐng)域的普通技術(shù)人員的知識(shí)范圍之內(nèi)。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，鎖存器60包括未分路(即，邏輯與物理信號(hào)連接相同的電氣節(jié)點(diǎn))的物理輸入與輸出(若干)?？傮w上，如上所述，根據(jù)示例性實(shí)施方案的存儲(chǔ)電路包括兩個(gè)反相電路(例如門電路、反相器)。在某些實(shí)施方案中，兩個(gè)反相門被交叉連接，以便第一個(gè)反相電路的高偏置輸出被物理地連接到第二個(gè)反相電路的NMOS輸入。相反，第一個(gè)反相電路的低偏置輸出被物理地連接到第二個(gè)反相電路的PMOS輸入。在某些實(shí)施方案中，反相電路的邏輯輸出被邏輯地連接到第二個(gè)反相電路的邏輯輸入。第一個(gè)反相電路的邏輯輸出和/或第二個(gè)反相電路的邏輯輸出也可以被分路為兩個(gè)物理輸出(即，高偏置與低偏置輸出)。
在某些實(shí)施方案中，第一個(gè)反相電路的一個(gè)或者更多個(gè)邏輯輸入和/或第二個(gè)反相電路的一個(gè)或者更多個(gè)邏輯輸入也可以被分路為兩個(gè)物理輸入(即，分別為物理的NMOS輸入和物理的PMOS輸入)。若如此,那么第一個(gè)反相電路的高偏置輸出可以被物理地連接到第二個(gè)反相電路的NMOS輸入。相反，第一個(gè)反相電路的低偏置輸出可以被物理地連接到第二個(gè)反相電路的PMOS輸入。在某些實(shí)施方案中，任一反相電路元件都可以具有一個(gè)或者更多個(gè)附加輸入，根據(jù)需要，這些輸入可以強(qiáng)迫該元件的輸出為邏輯O或者邏輯1，或者為其他輸入中的一個(gè)或者更多個(gè)的函數(shù)，等等。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，這些附加輸入可以用來(lái)對(duì)該交叉連接的鎖存器進(jìn)行清除或者置位(或者預(yù)設(shè))。在某些實(shí)施方案中，鎖存器的邏輯輸出可以被分路。在這種情況下，該鎖存器的物理輸出可以連接到第一或者第二反相電路的高偏置或者低偏置輸出。在根據(jù)示例性實(shí)施方案的亞穩(wěn)態(tài)速穩(wěn)的鎖存器中，當(dāng)該鎖存器處在亞穩(wěn)態(tài)時(shí)，在通過(guò)第一反相電路的交叉連接的反相路徑中的PMOS和NMOS器件均被強(qiáng)制導(dǎo)通(由于為這些器件饋給信號(hào)的多個(gè)分路輸入之間的電壓偏置差)。流過(guò)這些器件的高電流以及后續(xù)的高增益使得該鎖存器相對(duì)迅速地?cái)[脫其亞穩(wěn)態(tài)。圖IlA和IlB分別示出根據(jù)一個(gè)示例性實(shí)施方案的亞穩(wěn)態(tài)速穩(wěn)的鎖存器65及其CMOS實(shí)施形式。鎖存器65包括連接到反相電路14的反相電路12。鎖存器65具有至少一個(gè)分路的物理輸入和至少一個(gè)沿著該鎖存器的反饋路徑的分路輸出。參見(jiàn)圖11A，反相電路12包括復(fù)雜的與-或非(AND-NOR)門，它包括與門12K和12L以及或門12M。與門12K的多個(gè)邏輯輸入之一已經(jīng)被物理地分路。物理分路的輸入分別被標(biāo)以“ + ”和并且對(duì)應(yīng)NMOS和PMOS輸入。與門12K執(zhí)行時(shí)鐘信號(hào)的反碼與鎖存器65的輸出信號(hào)(即，反相器14K的分路輸出，如下所述)的邏輯與運(yùn)算。與門12L執(zhí)行時(shí)鐘信號(hào)與該數(shù)據(jù)(Data)信號(hào)的反碼的邏輯與運(yùn)算?；蚍情T12M對(duì)與門12K和12L的輸出信號(hào)與清除(Clear)信號(hào)執(zhí)行邏輯或非運(yùn)算。由反相電路14的邏輯輸出來(lái)饋給信號(hào)的反相電路12的一個(gè)輸入被物理地分路為NMOS和PMOS輸入(分別表示為和“ + ”輸入)。反相電路12的分路輸入分別被物理地連接到反相電路14的高偏置和低偏置輸出(如下所述)。反相電路14包括反相器14K。反相器14K具有一個(gè)分路輸出，對(duì)應(yīng)高偏置和低偏置輸出(分別標(biāo)記為“+”和輸出)。注意，在若干示例性實(shí)施方案中，可以以多種方式，實(shí)施分別具有分路輸入和輸出的門和/或反相器。圖IlB示出根據(jù)一個(gè)示例性實(shí)施方案的鎖存器65的CMOS實(shí)施形式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施鎖存器65。圖IlB僅不出一種不例性實(shí)施方式。注意，在圖IlB所示的實(shí)施方案中，反饋路徑中的反相器(對(duì)應(yīng)圖IlA中的反相器14K)按照?qǐng)D4A和4B中所示方式來(lái)物理實(shí)施。然而，正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以根據(jù)需要，以多種方式來(lái)實(shí)施反相器14K?？梢詫⒁粚?duì)鎖存器連在一起，以實(shí)現(xiàn)一個(gè)觸發(fā)器。通常，時(shí)鐘信號(hào)饋給這兩個(gè)鎖存 器之一，而該時(shí)鐘信號(hào)的反碼為另一個(gè)鎖存器提供時(shí)鐘。圖12圖解說(shuō)明常規(guī)的觸發(fā)器70。該觸發(fā)器70的詳細(xì)電子線路和運(yùn)算落入本領(lǐng)域普通技術(shù)人員的知識(shí)范圍之內(nèi)。正如受益于所披露概念的描述的本領(lǐng)域普通技術(shù)人員所理解的，觸發(fā)器70包括未分路(即連接相同電氣節(jié)點(diǎn)的邏輯與物理信號(hào))的物理輸入和輸出(多個(gè))。圖13繪出根據(jù)一個(gè)示例性實(shí)施方案的觸發(fā)器75。觸發(fā)器75包括級(jí)聯(lián)的亞穩(wěn)態(tài)速穩(wěn)的鎖存器65A和65B。鎖存器65A和65B中的每一個(gè)都可以具有如上所述的圖11A-11B中所示的鎖存器65的結(jié)構(gòu)和功能。因此，觸發(fā)器75包括具有至少一個(gè)分路輸入和至少一個(gè)分路輸出的多個(gè)鎖存器。在其他實(shí)施方案中，根據(jù)需要，一個(gè)鎖存器可以具有一個(gè)分路輸入，而另一個(gè)鎖存器具有一個(gè)分路輸出。圖14示出根據(jù)另一個(gè)示例性實(shí)施方案的觸發(fā)器80。觸發(fā)器80包括級(jí)聯(lián)的亞穩(wěn)態(tài)速穩(wěn)的鎖存器85和90。概念上，觸發(fā)器80包括一個(gè)低電平有效亞穩(wěn)態(tài)速穩(wěn)的鎖存器85,其連接到一個(gè)高電平有效的亞穩(wěn)態(tài)速穩(wěn)的鎖存器90。低電平有效鎖存器85被以和高電平有效的鎖存器90類似的方式來(lái)實(shí)施。但是低電平有效的鎖存器85采用一種或-與非結(jié)構(gòu)，而不是高電平有效的鎖存器90的與-或非結(jié)構(gòu)。鎖存器85包括連接反相電路14的反相電路12。鎖存器85具有至少一個(gè)分路物理輸入和沿著該鎖存器的反饋路徑的至少一個(gè)分路輸出。參見(jiàn)鎖存器85，反相電路12包括一個(gè)復(fù)雜的或-與非門，其包括或門12N和120，以及與非門12P?；蜷T12N的多個(gè)邏輯輸入之一已經(jīng)被物理分路。該物理分路的輸入被分別標(biāo)記為“ + ”和并且對(duì)應(yīng)NMOS和PMOS輸入?；蜷T12N執(zhí)行時(shí)鐘信號(hào)的反碼與鎖存器85的輸出信號(hào)(即反相器14N的分路輸出，如下所述)的反碼的邏輯或運(yùn)算。或門120執(zhí)行時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)的邏輯或運(yùn)算。與非門12P對(duì)或門12N和120的輸出信號(hào)以及清除信號(hào)的反碼執(zhí)行邏輯與非運(yùn)算。由反相電路14的邏輯輸出來(lái)饋給信號(hào)的反相電路12的一個(gè)輸入被物理地分路成NMOS和PMOS輸入(分別表示為和“ + ”輸入)。反相電路12的分路輸入被分別連接到反相電路14的高偏置與低偏置輸出(如下所述)。反相電路14包括反相器14N。反相器14N具有一個(gè)分路輸出，對(duì)應(yīng)高偏置和低偏置輸出(分別標(biāo)記為“ + ”和輸出)。注意，在若干示例性實(shí)施方案中，可以以多種方式，實(shí)施分別具有多個(gè)分路輸入和輸出的門和/或反相器。鎖存器90包括連接到反相電路14的反相電路12。鎖存器90具有至少一個(gè)分路的物理輸入和沿著該鎖存器的反饋路徑的至少一個(gè)分路輸出。參見(jiàn)鎖存器90，反相電路12包括復(fù)雜的與-或非門，它包括與門12Q和12R以及或非門12S。與門12Q的多個(gè)邏輯輸入之一已經(jīng)被物理地分路。分路的物理輸入被標(biāo)記為“ + ”和并且分別對(duì)應(yīng)NMOS和PMOS輸入。與門12Q執(zhí)行時(shí)鐘信號(hào)與鎖存器90的輸出信號(hào)(即反相器140的分路輸出，如下所述)的反碼的邏輯與運(yùn)算。與門12R執(zhí)行時(shí)鐘信號(hào)的反碼與鎖存器85的輸出信號(hào)的邏輯與運(yùn)算?；蚍情T12S對(duì)與門12Q和12R的輸出信號(hào)以及清除信號(hào)執(zhí)行邏輯或非運(yùn)算。由反相電路14的邏輯輸出來(lái)饋給信號(hào)的反相電路12的一個(gè)輸入被物理分路為NMOS和PMOS輸入(分別表示為和“ + ”輸入)。反相電路12的分路輸入分別被物理地連接到反相電路14的高偏置和低偏置輸出(如下所述)。反相電路14包括反相器140。反相器140具有一個(gè)分路輸出，對(duì)應(yīng)高偏置和低偏置輸出(分別標(biāo)記為“ + ”和輸出)。注意，在多種實(shí)施方案中，可以以多種方式，實(shí)施分別具有分路輸入和輸出的與門和/或反相器。圖15圖解說(shuō)明根據(jù)一示例實(shí)施方案，觸發(fā)器80 (見(jiàn)圖14)的CMOS實(shí)施形式。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以以多種方式來(lái)實(shí)施觸發(fā)器80。圖15僅示出了一種示例性的實(shí)施形式。圖16繪出根據(jù)另一種實(shí)施方案的觸發(fā)器95。觸發(fā)器95包括連接到鎖存器100B的鎖存器100A。在所示實(shí)施方案中，鎖存器100A和100B具有相似的結(jié)構(gòu)，并且執(zhí)行相似的運(yùn)算。鎖存器100A的以下說(shuō)明也適合鎖存器100B。鎖存器100A包括反相電路12，以級(jí)聯(lián)的模式連接反相電路14。反相電路12和14均具有一個(gè)分路輸入和一個(gè)分路輸出。鎖存器100A包括連接到反相電路14的反相電路12。鎖存器100A具有至少兩個(gè)分路的物理輸入和沿著該鎖存器的反饋路徑的至少兩個(gè)分路的輸出。參見(jiàn)鎖存器100A，反相電路12包括一個(gè)復(fù)雜的或-與非門，它包括或門12N和120以及與非門12Q?；蜷T12N的多個(gè)邏輯輸入之一已經(jīng)被物理分路。物理分路的輸入分別標(biāo)記為“ + ”和并且對(duì)應(yīng)NMOS和PMOS輸入?；蜷T12N執(zhí)行時(shí)鐘信號(hào)的反碼與鎖存器100A的輸出信號(hào)(即，反相器14N的分路輸出，如下所述)的反碼的邏輯或運(yùn)算?；蜷T120執(zhí)行時(shí)鐘信號(hào)與數(shù)據(jù)信號(hào)的邏輯或運(yùn)算。由反相電路14的邏輯輸出來(lái)饋給信號(hào)的反相電路12的一個(gè)輸入被物理分路為NMOS和PMOS輸入(分別表示為和“+”輸入)。反相電路12的分路輸入分別被物理地 連接到反相電路14的高偏置和低偏置輸出(如下所述)。與非門12Q對(duì)或門12N和12Q的輸出信號(hào)以及清除信號(hào)的反碼進(jìn)行邏輯與非運(yùn)算。與非門12Q具有邏輯輸出，它被分路為高偏置和低偏置輸出(分別標(biāo)記為“ + ”和輸出)。反相電路14包括反相器14N。反相器14N具有一個(gè)分路輸出，對(duì)應(yīng)高偏置和低偏置輸出(分別標(biāo)記為“ + ”和輸出)。注意，在示例實(shí)施方案中，可以以多種方式，實(shí)施分別具有分路的輸入和輸出的多個(gè)與門和/或反相器。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，可以將根據(jù)所披露概念的存儲(chǔ)電路用于各種電子電路或者器件中。例子包括集成電路(1C)、特定用途IC(ASIC)、通用或者專用1C、現(xiàn)場(chǎng)可編程門陣列(FPGA)、可編程邏輯器件(PLD)以及類似器件。參見(jiàn)附圖，本領(lǐng)域的普通技術(shù)人員將會(huì)注意到，所示的各種模塊主要示出了概念上的功能和信號(hào)流。實(shí)際的電路實(shí)施時(shí)可以包含也可以不包含用于不同功能模塊的單獨(dú)可識(shí)別的硬件，并且可以使用也可以不使用所示的具體電子線路。例如，根據(jù)需要，可以將不同模塊的功能組合到一個(gè)電路模塊之中。而且，根據(jù)需要，可以將一個(gè)單獨(dú)模塊的功能在多個(gè)電路模塊中實(shí)現(xiàn)。正如受益于所披露概念的描述的本技術(shù)領(lǐng)域普通技術(shù)人員所理解的，電路實(shí)施形式的選擇取決于各種因素，例如給定實(shí)施形式的具體設(shè)計(jì)以及性能規(guī)格。對(duì)于 受益于本公開(kāi)的本領(lǐng)域普通技術(shù)人員而言，除在此所述之外的其他修改和可替代實(shí)施方案將是明顯的。因而，本說(shuō)明書(shū)教導(dǎo)本領(lǐng)域的技術(shù)人員實(shí)現(xiàn)所披露概念的方式，而且僅僅解釋為說(shuō)明性的。所示與所說(shuō)明的形式與實(shí)施方案應(yīng)被當(dāng)做說(shuō)明性實(shí)施方案。本領(lǐng)域的技術(shù)人員可以在形狀、尺寸以及元件排列上進(jìn)行各種修改，而不脫離本文所披露概念的范圍。例如，本領(lǐng)域的技術(shù)人員可以用等價(jià)元件來(lái)替換在此所示和所述的元件。而且，獨(dú)立于其他特征的使用，受益于本發(fā)明的本領(lǐng)域的技術(shù)人員可以使用所披露概念的特定特征，而不脫離所披露概念的范圍。
權(quán)利要求
1.一種亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路,包括第一反相電路，其具有被分路為ー對(duì)物理輸入的 ー個(gè)邏輯輸入。
2.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該亞穩(wěn)態(tài)速穩(wěn)存儲(chǔ)電路包括鎖存器。
3.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一反相電路包括具有至少ー對(duì)輸入的門電路。
4.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一反相電路包括反相器。
5.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一反相電路進(jìn)一歩包括被分路為ー對(duì)物理輸出的ー個(gè)邏輯輸出。
6.根據(jù)權(quán)利要求2的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該亞穩(wěn)態(tài)速穩(wěn)存儲(chǔ)電路包括鎖存器。
7.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，進(jìn)一歩包括連接到該第一反相電路的第 ニ反相電路，該第二反相電路具有被分路為ー對(duì)物理輸入的ー個(gè)邏輯輸入。
8.根據(jù)權(quán)利要求7的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路進(jìn)一歩包括被分路為ー對(duì)物理輸出的ー個(gè)邏輯輸出。
9.根據(jù)權(quán)利要求7的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路包括鎖存器。
10.根據(jù)權(quán)利要求I的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，進(jìn)一歩包括連接到該第一反相電路的第二反相電路，該第二反相電路具有被分路為ー對(duì)物理輸出的ー個(gè)邏輯輸出。
11.根據(jù)權(quán)利要求10的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路進(jìn)一歩包括被分路為ー對(duì)物理輸入的ー個(gè)邏輯輸入。
12.根據(jù)權(quán)利要求10的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路包括鎖存器。
13.—種亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路,包括第一反相電路，其具有被分路為ー對(duì)物理輸出的 ー個(gè)邏輯輸出。
14.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路包括鎖存器。
15.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一反相電路包括具有至少ー 對(duì)輸入的門電路。
16.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一反相電路包括反相器。
17.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第一存儲(chǔ)電路進(jìn)ー步包括被分路為ー對(duì)物理輸入的邏輯輸入。
18.根據(jù)權(quán)利要求17的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該亞穩(wěn)態(tài)速穩(wěn)存儲(chǔ)電路包括鎖存器。
19.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，進(jìn)一歩包括連接到該第一反相電路的第二反相電路，該第二反相電路具有被分路為ー對(duì)物理輸入的ー個(gè)邏輯輸入。
20.根據(jù)權(quán)利要求19的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路進(jìn)一歩包括被分路為ー對(duì)物理輸出的ー個(gè)邏輯輸出。
21.根據(jù)權(quán)利要求19的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路包括鎖存器。
22.根據(jù)權(quán)利要求13的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，進(jìn)一歩包括連接到該第一反相電路的第二反相電路，該第二反相電路具有被分路為ー對(duì)物理輸出的ー個(gè)邏輯輸出。
23.根據(jù)權(quán)利要求22的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路進(jìn)一歩包括被分路為ー對(duì)物理輸入的ー個(gè)邏輯輸入。
24.根據(jù)權(quán)利要求22的亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路，其中該第二反相電路包括鎖存器。
25.—種在電子電路中對(duì)存儲(chǔ)電路進(jìn)行亞穩(wěn)態(tài)速穩(wěn)的方法，該方法包括將該存儲(chǔ)電路中的第一反相電路的ー個(gè)邏輯輸入分路為ー對(duì)物理輸入。
26.根據(jù)權(quán)利要求25的方法,進(jìn)ー步包括將該第一反相電路的一個(gè)邏輯輸出分路為ー 對(duì)物理輸出。
27.根據(jù)權(quán)利要求25的方法，進(jìn)ー步包括將該存儲(chǔ)電路中的第二反相電路的一個(gè)邏輯輸入分路為ー對(duì)物理輸入。
28.根據(jù)權(quán)利要求27的方法，進(jìn)ー步包括將該第二反相電路的一個(gè)邏輯輸出分路為ー 對(duì)物理輸出。
29.根據(jù)權(quán)利要求25的方法，其中該存儲(chǔ)電路包括鎖存器。
30.根據(jù)權(quán)利要求27的方法，其中該存儲(chǔ)電路包括鎖存器。
31.根據(jù)權(quán)利要求27的方法，其中該存儲(chǔ)電路包括觸發(fā)器。
32.—種集成電路,其包括具有第一邏輯輸入和第一邏輯輸出的第一電路；其中該第一邏輯輸出被分路為第一高偏置物理輸出和第一低偏置物理輸出；并且其中，在該第一電路的亞穩(wěn)定狀態(tài)期間，該第一高偏置物理輸出的輸出電壓高于該第一低偏置物理輸出的輸出電壓。
33.根據(jù)權(quán)利要求32的集成電路，進(jìn)一歩包括具有第二邏輯輸入和第二邏輯輸出的第 ニ電路；其中該第二邏輯輸入被分路為連接到至少ー個(gè)NMOS晶體管的第一高偏置物理輸入和連接到至少ー個(gè)PMOS晶體管的第一低偏置物理輸入。
34.根據(jù)權(quán)利要求33的集成電路，其中該第一和第二電路形成亞穩(wěn)態(tài)速穩(wěn)的存儲(chǔ)電路；其中該第一電路的該第一高偏置輸出連接到所述第二電路的該第一高偏置輸入；并且其中該第一電路的該第一低偏置輸出連接到該第二電路的該第一低偏置輸入。
35.根據(jù)權(quán)利要求33的集成電路，其中該第二邏輯輸出被分路為第二高偏置物理輸出和第二低偏置物理輸出；并且其中在該第二電路的亞穩(wěn)定狀態(tài)期間，該第二高偏置物理輸出的輸出電壓高于該第二低偏置物理輸出的輸出電壓。
36.根據(jù)權(quán)利要求35的集成電路，其中該第一電路的該第一高偏置物理輸出連接到所述第一電路的第二高偏置物理輸入；并且其中所述第一電路的該第一低偏置物理輸出連接到該第一電路的第二低偏置物理輸入。
37.根據(jù)權(quán)利要求36的集成電路，其中該第二電路的該第一高偏置物理輸出連接到該第一電路的該第二高偏置物理輸入；并且其中該第一電路的該第一低偏置物理輸出連接到該第一電路的該第二低偏置物理輸入。
38.根據(jù)權(quán)利要求32的集成電路，其中該第一邏輯輸出包括對(duì)該第一邏輯輸入的求反功能。
39.根據(jù)權(quán)利要求33的集成電路，其中該第二邏輯輸出包括對(duì)該第二邏輯輸入的求反功能。
全文摘要
一種亞穩(wěn)態(tài)速穩(wěn)存儲(chǔ)電路包括至少一個(gè)反相電路。該反相電路具有邏輯輸入。該反相電路的邏輯輸入被分為一對(duì)物理輸入。
文檔編號(hào)G06F9/305GK102640110SQ201080043269
公開(kāi)日2012年8月15日 申請(qǐng)日期2010年9月28日 優(yōu)先權(quán)日2009年9月28日
發(fā)明者B·佩德森, S·喬卡琳格姆 申請(qǐng)人:阿爾特拉公司