專利名稱：在雙信道操作期間通過將地址/控制信號交錯的單信道與雙信道混合雙重數(shù)據(jù)速率接口方案的制作方法
技術(shù)領(lǐng)域：
本文中所揭示的發(fā)明性概念的實施例大體來說涉及數(shù)據(jù)處理系統(tǒng)的領(lǐng)域。更特定來說，本文中所揭示的發(fā)明性概念的實施例涉及通過將地址/控制信號交錯而利用單一地址/控制總線的雙信道雙重數(shù)據(jù)速率接口方案。
背景技術(shù)：
數(shù)據(jù)處理系統(tǒng)可包括彼此交互以處理指令的各種組件。這些組件可包括與隨機存取存儲器(RAM)交互的計算機總線和存儲器控制器。雙重數(shù)據(jù)速率(DDR)同步動態(tài) RAM(SDRAM)經(jīng)由使用外部時鐘而操作以使存儲器的操作與外部數(shù)據(jù)總線同步。在此方案中，數(shù)據(jù)傳送發(fā)生于時鐘信號的上升沿和下降沿兩者上，借此使數(shù)據(jù)發(fā)射速率相對于單數(shù)據(jù)速率方法加倍。對存儲器操作的DDR方法包括原始DDR標準以及新近開發(fā)的DDR2和DDR3 方法。數(shù)據(jù)處理系統(tǒng)的架構(gòu)可包含雙信道架構(gòu)，用以使從RAM到相關(guān)聯(lián)存儲器控制器的信道輸送量容量加倍。在此架構(gòu)中，兩個或兩個以上SDRAM存儲器模塊安裝于匹配存儲器組中且由存儲器控制器經(jīng)由單獨數(shù)據(jù)信道存取。一種對于存儲器架構(gòu)實施的已知方法為利用單一 DDR存儲器控制器來控制兩個X 位DDR存儲器模塊(其中“X位”可為8位、16位、32位等)。以單獨數(shù)據(jù)總線但單一地址/ 控制信號總線和單一芯片選擇信號來操作此架構(gòu)產(chǎn)生作為單一 2X位DDR存儲器模塊而有效地操作的架構(gòu)。在此架構(gòu)中，DDR控制器經(jīng)由單獨數(shù)據(jù)總線與兩個單獨X位DDR存儲器模塊交互。兩個存儲器模塊由相同時鐘信號加以計時。另外，兩個存儲器模塊由同一時鐘啟用信號和同一芯片選擇信號控制。第二組時鐘啟用信號與芯片選擇信號的可用性允許擴展所述架構(gòu)以使之與第二組存儲器模塊一起操作。兩個存儲器模塊經(jīng)由同一地址/控制總線而耦合到存儲器控制器。因此，舉例來說，如果存儲器模塊中的每一者為16位存儲器，那么此架構(gòu)作為單信道32位裝置而有效地操作。另一實例架構(gòu)利用具有兩個X位DDR存儲器模塊、兩個單獨數(shù)據(jù)總線和兩個單獨地址/控制信號總線的單一存儲器控制器來作為真正的雙信道系統(tǒng)操作。在此方法中，兩個存儲器模塊由相同時鐘信號加以計時，但由不同時鐘啟用信號和不同芯片選擇信號控制。另外，每一存儲器模塊經(jīng)由其自身的單獨地址/控制總線而耦合到存儲器控制器。此架構(gòu)產(chǎn)生真正的雙信道操作。數(shù)據(jù)處理系統(tǒng)的性能可視數(shù)據(jù)傳送的性質(zhì)而定。對于小突發(fā)形式的數(shù)據(jù)傳送來說，在總計存儲器大小相同的情況下，雙信道架構(gòu)被認為可產(chǎn)生比單信道架構(gòu)更好的性能。 還存在數(shù)據(jù)業(yè)務(wù)可具有混合突發(fā)長度(即，小數(shù)據(jù)突發(fā)和大數(shù)據(jù)突發(fā))的系統(tǒng)。然而，在雙信道方法中，地址/控制總線的重復(fù)造成與單信道配置相比引腳計數(shù)的增加。舉例來說，對于典型的32位單信道DDR接口來說，引腳計數(shù)可為66個引腳。歸因于地址/控制總線的重復(fù)，相應(yīng)的雙16位信道DDR接口可具有86個引腳。因此，在總計存儲器相同的情況下，雙信道方法可造成與單信道方法相比引腳計數(shù)的30%增加。雙信道方法由此不可與典型單信道設(shè)計兼容，且利用雙信道架構(gòu)的性能因此增加系統(tǒng)層級設(shè)計的成本。引腳計數(shù)的增加防止以雙信道方法來簡單地替換單信道方法。因此，需要避免引腳計數(shù)增加且可與單信道架構(gòu)兼容同時仍產(chǎn)生與單信道方法相比性能增加的雙信道方法。此外，在不增加任何額外引腳的情況下，支持單信道模式與雙信道模式兩者的混合方法也將增加系統(tǒng)的性能。

發(fā)明內(nèi)容
在一實施例中，描述一種存儲器結(jié)構(gòu)。所述存儲器結(jié)構(gòu)包含經(jīng)配置以接收時鐘信號且經(jīng)由單一地址/控制總線耦合到多個存儲器模塊的存儲器控制器。所述存儲器控制器還經(jīng)配置以將單獨芯片選擇信號發(fā)布到所述多個存儲器模塊中的每一者。所述存儲器控制器經(jīng)配置以根據(jù)所述時鐘信號所供應(yīng)的定時而在所述地址/控制總線上將命令的發(fā)布交錯到兩個不同存儲器模塊。特定來說，所述存儲器控制器跨越所述地址/控制總線將命令發(fā)布到存儲器模塊且接著在此命令的所述發(fā)布之后的時間周期期間跨越所述地址/控制總線將命令發(fā)布到第二存儲器模塊。所述存儲器控制器的此操作用以在不增加引腳計數(shù)的同時相對于典型單信道架構(gòu)的操作增加性能。提及此說明性實施例并非用以限制或界定本文中所揭示的發(fā)明性概念，而是用以提供實例以輔助對本文所揭示的發(fā)明性概念的理解。在檢視整個申請案之后，本發(fā)明的其它方面、優(yōu)點和特征將變得顯而易見，所述整個申請案包括以下章節(jié)


具體實施方式
和權(quán)利要求書。

當參看附圖閱讀以下具體實施方式
時，將更好地理解本文中所揭示的本發(fā)明性概念的這些和其它特征、方面和優(yōu)點，附圖中圖1為說明在一實施例中組件之間的功能關(guān)系的圖。圖2為說明在一實施例中組件之間的關(guān)系的圖。圖3為說明雙X位信道DDR存儲器接口架構(gòu)的一實施例的圖。圖4為說明在兩個存儲器模塊之間將地址/控制信號交錯的實施例的流程圖。圖5為說明在兩個存儲器模塊之間將地址/控制信號多路復(fù)用的實施例的流程圖。圖6為說明在單信道操作與雙信道操作之間切換的實施例的流程圖。圖7為說明可包括雙X位信道DDR存儲器接口架構(gòu)的實例便攜式通信裝置的圖。圖8為說明可包括雙X位信道DDR存儲器接口架構(gòu)的實例蜂窩式電話的圖。圖9為說明可包括雙X位信道DDR存儲器接口架構(gòu)的實例無線因特網(wǎng)協(xié)議電話的圖。圖10為說明可包括雙X位信道DDR存儲器接口架構(gòu)的實例便攜式數(shù)字助理的圖。圖11為說明可包括雙X位信道DDR存儲器接口架構(gòu)的實例音頻文件播放器的圖。
具體實施方式
貫穿描述內(nèi)容，出于解釋的目的，闡述眾多具體細節(jié)以便提供對本文中所揭示的發(fā)明性概念的透徹理解。然而，對于所屬領(lǐng)域的技術(shù)人員來說將顯而易見，可在無這些具體細節(jié)中的一些的情況下實踐本文中所揭示的發(fā)明性概念。在其它例子中，以框圖形式展示眾所周知的結(jié)構(gòu)和裝置以避免使本文中所揭示的發(fā)明性概念的基本原理模糊不清。本文中所揭示的發(fā)明性概念的實施例涉及雙X位信道DDR存儲器接口。如本文中所使用的“X位”指代所利用的存儲器模塊的大小且可為8位、16位、32位、64位、1 位等。 如本文中所使用的“DDR”指代用于在時鐘信號的上升沿和下降沿兩者上傳送數(shù)據(jù)的雙重數(shù)據(jù)速率標準且包含DDR、DDR2和DDR3標準以及將來的兼容標準。圖1為展示在總線主控器110、DDR控制器120與DDR存儲器130之間的功能關(guān)系的總體說明。總線主控器可為微處理器。在此關(guān)系中，DDR控制器120支持由總線主控器 110對DDR存儲器130的存取。在一些實施例中，DDR控制器可包括于數(shù)字信號處理器中。 圖2說明包含微處理器210和DDR控制器220的示范性數(shù)字信號處理器200及其與DDR存儲器230的關(guān)系。在一個實施例中，雙X位信道DDR存儲器接口與用于每一存儲器模塊的單獨數(shù)據(jù)總線以及單獨時鐘啟用信號和芯片選擇信號但單一地址/控制信號總線和單一時鐘(CK信號、/CK信號)一起操作。使用單一地址/控制總線，所述接口可通過將地址/控制信號交錯和在存儲器模塊之間雙態(tài)觸發(fā)操作而實現(xiàn)雙信道操作。圖3說明雙X位信道DDR存儲器接口 300的一個實施例。DDR存儲器控制器310經(jīng)由單獨數(shù)據(jù)總線340、350與X位DDR存儲器0320和X位DDR存儲器1330交互。兩個存儲器模塊320、330由相同信號CK和/CK 加以計時。然而，存儲器模塊320、330各自分別由單獨時鐘啟用信號CKEO、CKEl和單獨芯片選擇信號CS0、CS1控制。兩個存儲器模塊320、330經(jīng)由同一地址/控制總線360耦合到 DDR存儲器控制器330。當存儲器模塊320或330未加以利用達一時間周期時，時鐘啟用信號CKEO、CKEl 通過準許DDR存儲器控制器310停用存儲器模塊320或330的計時而啟用功率節(jié)省特征的操作。另外，芯片選擇信號CS0、CS1準許DDR存儲器控制器310在需要時在存儲器模塊320 與330之間雙態(tài)觸發(fā)操作。主要DDR命令并不在每一時鐘循環(huán)上發(fā)布，且某些實施例可利用此狀況以增加數(shù)據(jù)處理效率。舉例來說，當DDR存儲器控制器310將PRECHARGE (預(yù)充電)命令發(fā)布到存儲器模塊320時，DDR存儲器控制器310在將下一命令發(fā)布到同一存儲器模塊320之前等待一時間周期(表示為tRP)。在此實施例中，在等待周期期間，DDR存儲器控制器310可將命令發(fā)布到另一存儲器模塊330而非保持靜止。因此，如果DDR存儲器控制器310已將 PRECHARGE(預(yù)充電)命令發(fā)布到存儲器模塊320，那么在發(fā)布此命令之后的tRP等待周期期間，DDR存儲器控制器310可激活CSl以啟用與存儲器模塊330有關(guān)的操作且將命令發(fā)布到存儲器模塊330。依據(jù)所述命令，在將所述命令發(fā)布到存儲器模塊330之后且在將下一命令發(fā)布到同一存儲器模塊之前可存在等待時間。因此，如果在將PRECHARGE(預(yù)充電) 命令發(fā)布到存儲器模塊320之后的等待周期tRP已逝去，那么在將命令發(fā)布到存儲器模塊 330之后的等待周期期間，DDR存儲器控制器310可將下一命令發(fā)布到存儲器模塊320。命令的此交錯可繼續(xù)，借此允許DDR存儲器控制器310的性能相對于在還具有單一地址/控制信道的單2X位信道架構(gòu)中操作的同一 DDR控制器的性能得以增加。因此，雙X位信道操
7作的性能增加可在不相應(yīng)增加引腳計數(shù)的情況下得以實現(xiàn)。主要DDR命令及其相應(yīng)發(fā)布后等待時間如下
權(quán)利要求
1.一種存儲器結(jié)構(gòu)，其包含存儲器控制器，其經(jīng)配置以接收時鐘信號且經(jīng)由單一地址/控制總線而耦合到多個存儲器模塊；其中所述存儲器控制器經(jīng)配置以將單獨芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊；其中所述存儲器控制器進一步經(jīng)配置以跨越所述地址/控制總線將第一命令發(fā)布到所述多個存儲器模塊中的第一者，且在所述第一命令的所述發(fā)布之后的一時間周期期間跨越所述地址/控制總線將第二命令發(fā)布到所述多個存儲器模塊中的第二者。
2.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中所述時鐘信號包含偶數(shù)循環(huán)與奇數(shù)循環(huán)；所述多個存儲器模塊包含第一存儲器模塊和第二存儲器模塊；且其中所述存儲器控制器在所述時鐘信號的偶數(shù)循環(huán)上跨越所述地址/控制總線將命令發(fā)布到所述第一存儲器模塊，且在所述時鐘信號的奇數(shù)循環(huán)上跨越所述地址/控制總線將命令發(fā)布到所述第二存儲器模塊。
3.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中所述存儲器控制器經(jīng)配置以在將后續(xù)命令發(fā)布到所述第一存儲器模塊之前等待如由先前發(fā)布到所述第一存儲器模塊的命令所確定的至少一時間周期，且所述存儲器控制器進一步經(jīng)配置以在如由所述先前發(fā)布到所述第一存儲器模塊的命令所確定的所述時間周期期間將命令發(fā)布到所述第二存儲器模塊。
4.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中所述存儲器結(jié)構(gòu)安置于便攜式通信裝置內(nèi)。
5.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中所述存儲器控制器經(jīng)配置以在發(fā)布所述第一命令時激活第一芯片選擇信號且在發(fā)布所述第二命令時激活第二芯片選擇信號。
6.根據(jù)權(quán)利要求1所述的存儲器結(jié)構(gòu)，其中所述時間周期與所述第一命令相關(guān)聯(lián)。
7.一種存儲器結(jié)構(gòu)，其包含存儲器控制器，其經(jīng)配置以接收時鐘信號且經(jīng)由單一地址/控制總線而耦合到第一和第二存儲器模塊；其中所述存儲器控制器經(jīng)配置以將單獨芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊；其中所述存儲器控制器在將后續(xù)命令發(fā)布到所述第一存儲器模塊之前等待如由先前發(fā)布到所述第一存儲器模塊的命令所確定的至少一時間周期，且其中所述存儲器控制器跨越所述地址/控制總線將命令的發(fā)布多路復(fù)用到所述第一和第二存儲器模塊以優(yōu)化所述地址/控制總線的帶寬使用。
8.根據(jù)權(quán)利要求7所述的存儲器結(jié)構(gòu)，其中所述存儲器結(jié)構(gòu)安置于便攜式裝置內(nèi)。
9.一種存儲器結(jié)構(gòu)，其包含存儲器控制器，其經(jīng)配置以接收時鐘信號且經(jīng)由單一地址/控制總線而耦合到多個存儲器模塊；其中所述存儲器控制器經(jīng)配置以在將單獨芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊與將同一芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊之間切換；其中在所述存儲器控制器經(jīng)配置以將單獨芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊時，所述存儲器控制器進一步經(jīng)配置以跨越所述地址/控制總線將第一命令發(fā)布到所述多個存儲器模塊中的第一者，且在所述第一命令的所述發(fā)布之后的一時間周期期間跨越所述地址/控制總線將第二命令發(fā)布到所述多個存儲器模塊中的第二者； 且其中在所述存儲器控制器經(jīng)配置以將同一芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊時，所述存儲器控制器進一步經(jīng)配置以跨越所述地址/控制總線將第一命令發(fā)布到所述多個存儲器模塊中的任一者，且跨越所述地址/控制總線將后續(xù)第二命令發(fā)布到所述多個存儲器模塊中的任一者。
10.根據(jù)權(quán)利要求9所述的存儲器結(jié)構(gòu)，其中在所述存儲器控制器經(jīng)配置以將單獨芯片選擇信號發(fā)送到所述多個存儲器模塊中的每一存儲器模塊時，所述存儲器控制器進一步經(jīng)配置以在將后續(xù)命令發(fā)布到所述第一存儲器模塊之前等待如由先前發(fā)布到所述第一存儲器模塊的命令所確定的至少一時間周期，且所述存儲器控制器進一步經(jīng)配置以在如由所述先前發(fā)布到所述第一存儲器模塊的命令所確定的所述時間周期期間將命令發(fā)布到所述第二存儲器模塊。
11.根據(jù)權(quán)利要求9所述的存儲器結(jié)構(gòu)，其中所述存儲器結(jié)構(gòu)安置于便攜式通信裝置內(nèi)。
12.一種方法，其包含跨越地址/控制總線將第一芯片選擇信號和第一命令發(fā)布到第一存儲器模塊；以及在所述第一命令的發(fā)布之后的一時間周期期間跨越所述地址/控制總線將第二芯片選擇信號和第二命令發(fā)布到第二存儲器模塊。
13.根據(jù)權(quán)利要求12所述的方法，其中所述時間周期與所述第一命令相關(guān)聯(lián)。
14.一種方法，其包含跨越地址/控制總線將第一芯片選擇信號和第一命令發(fā)布到第一存儲器模塊； 在所述第一命令的所述發(fā)布之后的第一時間周期期間跨越所述地址/控制總線將第二芯片選擇信號和第二命令發(fā)布到第二存儲器模塊；在至少所述第一時間周期之后跨越所述地址/控制總線將第三芯片選擇信號和第三命令發(fā)布到所述第一存儲器模塊；以及在所述第二命令的發(fā)布之后的至少一第二時間周期之后將第四芯片選擇信號和第四命令發(fā)布到所述第二存儲器模塊。
15.根據(jù)權(quán)利要求14所述的方法，其進一步包含 監(jiān)視包含奇數(shù)循環(huán)和偶數(shù)循環(huán)的時鐘信號；僅在偶數(shù)時鐘循環(huán)上將命令發(fā)布到所述第一存儲器模塊；以及僅在奇數(shù)時鐘循環(huán)上將命令發(fā)布到所述第二存儲器模塊。
16.根據(jù)權(quán)利要求14所述的方法，其中所述第一時間周期與所述第一命令相關(guān)聯(lián)且所述第二時間周期與所述第二命令相關(guān)聯(lián)。
17.根據(jù)權(quán)利要求14所述的方法，其進一步包含將命令多路復(fù)用到所述第一和第二存儲器模塊以優(yōu)化所述地址/控制總線的帶寬使用。
18.根據(jù)權(quán)利要求17所述的方法，其中所述第一時間周期與所述第一命令相關(guān)聯(lián)且所述第二時間周期與所述第二命令相關(guān)聯(lián)。
全文摘要
本發(fā)明描述一種存儲器結(jié)構(gòu)。在一個實施例中，所述存儲器結(jié)構(gòu)包含存儲器控制器，其經(jīng)配置以接收時鐘信號且經(jīng)由單一地址/控制總線耦合到多個存儲器模塊。所述存儲器控制器經(jīng)由用于每一存儲器模塊的單獨芯片選擇信號耦合到所述多個存儲器模塊中的每一者。所述存儲器控制器根據(jù)所述時鐘所供應(yīng)的定時以交錯型式跨越所述地址/控制總線將命令發(fā)布到所述存儲器模塊。在將命令發(fā)布到一個存儲器模塊之后的等待周期期間，所述存儲器控制器可將命令發(fā)布到不同的存儲器模塊。
文檔編號G06F13/16GK102483725SQ201080037743
公開日2012年5月30日 申請日期2010年8月26日 優(yōu)先權(quán)日2009年8月26日
發(fā)明者拉古·桑庫拉特里, 毛健, 邁克爾·德普 申請人:高通股份有限公司