專利名稱：具有減小面積的乘性除法電路的制作方法
技術(shù)領(lǐng)域：
本技術(shù)涉及執(zhí)行乘性除法(multiplicative division)的電路，以及在EDA軟件中實現(xiàn)電路的單元。
背景技術(shù)：
已經(jīng)以多種方式實現(xiàn)了除法電路。在這些方法中，由于具有二次收斂特性，基于牛頓-拉夫遜(Newton-Raphson)迭代法的乘性除法電路非常流行。作為一種備選的除法電路，戈德施密特(Goldschmidt)方法利用了牛頓-拉夫遜迭代法的并行性。二次收斂性使得這些除法電路有望高性能地實現(xiàn)大數(shù)除法運(yùn)算。然而，常規(guī)的牛頓-拉夫遜迭代法和戈德施密特方法包含了全精度操作數(shù)的乘法遞歸系列，從而必須經(jīng)受較大的面積消耗。

發(fā)明內(nèi)容
本技術(shù)減少了二次收斂組合除法器的面積而不犧牲性能。本技術(shù)的一個方面是具有減少的電路面積的除法電路。實施例包含了實現(xiàn)乘性除法的集成電路。集成電路包括查找表電路和乘法器電路。查找表電路提供除數(shù)輸入的倒數(shù)的近似值。乘法器電路接收并精化商輸出的近似值。至少一個乘法器電路是平方電路，該平方電路利用減少數(shù)目的中間部分乘積來實現(xiàn)乘法運(yùn)算。該減少數(shù)目的中間部分乘積防止平方電路進(jìn)行任何兩個不相等的數(shù)之間的乘法，并且將平方電路限于進(jìn)行相同數(shù)乘以相同數(shù)的乘法。在一些實施例中，乘性除法具有二次收斂性。在一些實施例中，乘法器電路包含具有逐漸改進(jìn)的商輸出的第一系列的乘法器電路；以及具有減少的誤差調(diào)整輸出的第二系列的乘法器電路。在一些實施例中，第一系列的乘法器電路與第二系列的乘法器電路并行地運(yùn)算。在一些實施例中，乘法器電路的第二系列包含平方電路。在一些實施例中，乘法器電路包含多個平方電路。在一些實施例中，查找表電路是二分查找表電路。在一些實施例中，查找表電路是多方查找表電路，從而使得多方查找表電路包含多個偏移值表。在一些實施例中，查找表電路是直接查找表電路。在一些實施例中，平方電路對如下輸入操作數(shù)進(jìn)行運(yùn)算，該輸入操作數(shù)具有小于被除數(shù)輸入的輸入寬度以及小于除數(shù)輸入的輸入寬度的輸入寬度。本技術(shù)的另一方面是實現(xiàn)該技術(shù)的計算機(jī)系統(tǒng)。本技術(shù)的另一方面是實現(xiàn)該技術(shù)的計算機(jī)可讀介質(zhì)。


圖1示出了戈德施密特乘性除法器的框圖。圖2示出了包含在此所描述的、具有一般化的級(stage)數(shù)的平方電路的乘性除法器的框圖。
圖3示出了包含在此所描述的平方電路的特定乘性除法器的框圖。圖4示出了在乘性除法器的一些實施例中的二分查找表。圖5示出了顯示了附圖4中的二分查找表的兩個表的應(yīng)用的圖。圖6示出了在乘性除法器的一些實施例中的多方查找表。圖7示出了示出在此描述的乘性除法電路的實施例所使用的減少面積的比較圖。圖8示出了示出在此描述的乘性除法電路的實施例所使用的減少面積的比較圖。圖9示出了并入本技術(shù)的特點的例示的集成電路設(shè)計流的簡化表示。圖10是能夠用于實現(xiàn)并入了本技術(shù)的方面的軟件的計算機(jī)系統(tǒng)的簡化框圖。
具體實施例圖1示出了戈德施密特乘性除法器的框圖。用于求1/B的倒數(shù)的經(jīng)典牛頓-拉夫遜迭代法實現(xiàn)方程x[n+l] = x[n]*(2_B*x[n])其中x
是來自查找表(LUT)的種子，并且χ [無窮大]=1/B。A/B相除通過將 A與x[n]相乘來獲得。牛頓-拉夫遜迭代法是一個僅乘法數(shù)列并且因而會遭受速度損失。常規(guī)的戈德施密特法實現(xiàn)這種類型的方程q[n+l] = q[n]*(2-y[n])y[n+l] = y [η] * (2-y [η])y[η] <2其中q
=A*來自LUT的種子，y W] = B*來自LUT的種子，并且q [無窮大]= A/B。常規(guī)算法中的y[n]在多次迭代后保持全精度。常規(guī)的戈德施密特方法允許具有增加速度的并行乘法運(yùn)算。戈德施密特電路不具有任何平方邏輯。例如，y[l]是的乘積，其不是平方運(yùn)算。牛頓-拉夫遜迭代法和戈德施密特方法在每一個步驟都需要全精度的乘法運(yùn)算。 例如，具有戈德施密特法的M位除法電路需要兩個9b χ 24b的乘法器電路和三個具有來自LUT的8b種子的27b χ 27b乘法器電路。因為對硬件資源的繁重使用，通過重復(fù)使用時序系統(tǒng)中的單個乘法器、或者其它使用矩形乘技術(shù)來備選地減少面積。然而，這種技術(shù)不能被應(yīng)用于組合除法器。為了減少除法電路的面積并且提高其性能，必須要修改常規(guī)戈德施密特法的回歸方程，并且通過小精度乘法器電路替代全精度乘法器電路進(jìn)行實現(xiàn)。戈德施密特法經(jīng)過修訂和修改以實現(xiàn)如下類型的方程q[n+l] = q [η] * (1+r [η]) = q[n]+q[n]*r [η]r[n+l] = r[n]權(quán)利要求
1.一種具有減少的電路面積的除法電路，包括實現(xiàn)被除數(shù)輸入和除數(shù)輸入的乘性除法的集成電路，包括用于提供除數(shù)輸入的倒數(shù)的近似值的查找表電路；用于接收所述近似值并精化所述被除數(shù)輸入和除數(shù)輸入的商輸出的多個乘法器電路， 其中所述多個乘法器電路中的至少一個乘法器電路是實現(xiàn)與減少數(shù)目的中間部分乘積的乘法的平方電路，所述減小數(shù)目的所述中間部分乘積的防止所述平方電路進(jìn)行任意兩個不相等的數(shù)之間的乘法以及將所述平方電路限于進(jìn)行相同數(shù)乘以所述相同數(shù)的乘法。
2.根據(jù)權(quán)利要求1所述的除法電路，其中，所述乘性除法具有二次收斂性。
3.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路。
4.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的乘法器電路的第一系列；以及具有減少的誤差的調(diào)整輸出的乘法器電路的第二系列；并且乘法器電路的第一系列與乘法器電路的第二系列并行運(yùn)算。
5.根據(jù)權(quán)利要求1所述的除法電路，其中，所述查找表電路是二分查找表電路。
6.根據(jù)權(quán)利要求1所述的除法電路，其中，所述查找表電路是多方查找表電路，從而使得所述多方查找表電路包含多個偏移值表。
7.根據(jù)權(quán)利要求1所述的除法電路，其中，所述查找表電路是直接查找表電路。
8.根據(jù)權(quán)利要求1所述的除法電路，其中，所述平方電路對輸入操作數(shù)進(jìn)行運(yùn)算，所述輸入操作數(shù)具有小于所述被除數(shù)輸入的輸入寬度以及小于所述除數(shù)輸入的輸入寬度的輸入寬度。
9.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路包含所述平方電路。
10.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路的包含所述平方電路；其中，所述平方電路對輸入操作數(shù)進(jìn)行運(yùn)算，所述輸入操作數(shù)具有小于所述被除數(shù)輸入的輸入寬度以及小于所述除數(shù)輸入的輸入寬度的輸入寬度。
11.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包括多個平方電路，并且其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路包含所述多個平方電路。
12.根據(jù)權(quán)利要求1所述的除法電路，其中，所述多個乘法器電路包括多個平方電路，并且其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路包含所述多個平方電路；其中，所述平方電路對輸入操作數(shù)進(jìn)行運(yùn)算，所述輸入操作數(shù)具有小于所述被除數(shù)輸入的輸入寬度以及所述除數(shù)輸入的輸入寬度的輸入寬度。
13.一種用于對集成電路設(shè)計進(jìn)行布局的計算機(jī)系統(tǒng)，所述計算機(jī)系統(tǒng)包括處理器和存儲器，所述計算機(jī)系統(tǒng)生成第一集成電路設(shè)計的第一布圖，所述第一布圖定義多個掩膜，所述掩膜定義制造過程中的多個特征，所述特征定義實現(xiàn)被除數(shù)輸入和除數(shù)輸入的乘性除法的集成電路，所述集成電路包括用于提供除數(shù)輸入的倒數(shù)的近似值的查找表電路；用于接收所述近似值并精化所述被除數(shù)輸入和除數(shù)輸入的商輸出的多個乘法器電路， 其中所述多個乘法器電路中的至少一個乘法器電路是實現(xiàn)與減少數(shù)目的中間部分乘積的乘法的平方電路，所述減少數(shù)目的中間部分乘積防止所述平方電路進(jìn)行任意兩個不相等數(shù)之間的乘法以及將所述平方電路限于進(jìn)行相同數(shù)乘以所述相同數(shù)的乘法。
14.根據(jù)權(quán)利要求13所述的計算機(jī)系統(tǒng)，其中，所述平方電路對輸入操作數(shù)進(jìn)行運(yùn)算， 所述輸入操作數(shù)具有小于所述被除數(shù)輸入的輸入寬度以及小于所述除數(shù)輸入的輸入寬度的輸入寬度。
15.根據(jù)權(quán)利要求13所述的計算機(jī)系統(tǒng)，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路包含所述平方電路。
16.根據(jù)權(quán)利要求13所述的計算機(jī)系統(tǒng)，其中，所述多個乘法器電路包括多個平方電路，并且其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二數(shù)列的乘法器電路包含所述多個平方電路。
17.一種計算機(jī)可讀介質(zhì)，該計算機(jī)可讀介質(zhì)定義標(biāo)準(zhǔn)單元以生成第一集成電路設(shè)計的布圖，所述布圖定義多個掩膜，所述掩膜定義制造過程中的多個特征，所述特征定義實現(xiàn)被除數(shù)輸入和除數(shù)輸入的乘性除法的集成電路，所述標(biāo)準(zhǔn)單元定義所述集成電路包括用于提供除數(shù)輸入的倒數(shù)的近似值的查找表電路；用于接收所述近似值并精化所述被除數(shù)輸入和除數(shù)輸入的商輸出的多個乘法器電路， 其中所述多個乘法器電路中的至少一個乘法器電路是實現(xiàn)與減少數(shù)目的中間部分乘積的乘法的平方電路；所述減少數(shù)目的中間部分乘積防止所述平方電路進(jìn)行任意兩個不相等數(shù)之間的乘法以及將所述平方電路限于進(jìn)行相同數(shù)乘以所述相同數(shù)的乘法。
18.根據(jù)權(quán)利要求17所述的計算機(jī)介質(zhì)，其中，所述平方電路對輸入操作數(shù)進(jìn)行運(yùn)算， 所述輸入操作數(shù)具有小于被除數(shù)輸入的輸入寬度以及小于除數(shù)輸入的輸入寬度的輸入寬度。
19.根據(jù)權(quán)利要求17所述的計算機(jī)介質(zhì)，其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的乘法器電路包含所述平方電路。
20.根據(jù)權(quán)利要求17所述的計算機(jī)介質(zhì)，其中，所述多個乘法器電路包括多個平方電路，并且其中，所述多個乘法器電路包含具有逐漸精化的商輸出的第一系列的乘法器電路；以及具有減少的誤差的調(diào)整輸出的第二系列的乘法器電路；并且所述第二系列的所述乘法器電路包含所述多個平方電路。
全文摘要
本技術(shù)是具有減少的電路區(qū)域的除法電路。實施例包括實現(xiàn)被除數(shù)輸入和除數(shù)輸入的乘性除法的集成電路。集成電路包括查找表電路和乘法器電路。查找表提供除數(shù)輸入的倒數(shù)的近似值。乘法器電路接收該近似值并精化被除數(shù)輸入和除數(shù)輸入的商輸出。至少一個乘法器電路是用于實現(xiàn)與減少數(shù)目的中間部分乘積的乘法的平方電路。減少數(shù)目的中間部分乘積防止平方電路進(jìn)行任意兩個不相等數(shù)之間的乘法以及將平方電路限于進(jìn)行相同數(shù)乘以相同數(shù)的乘法。
文檔編號G06F17/00GK102460424SQ201080033502
公開日2012年5月16日 申請日期2010年6月10日 優(yōu)先權(quán)日2009年6月10日
發(fā)明者A·坦卡, D·特蘭, R·凱莉, 韓炅男 申請人:新思科技有限公司