專(zhuān)利名稱：高速高密度以nand為基礎(chǔ)的雙晶體管-nor閃存的新構(gòu)成的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一單芯片低電壓高讀取速度非易失性的內(nèi)存(NVM)，尤其是使用NAND 單元結(jié)構(gòu)、單元操作方式和生產(chǎn)制程為基礎(chǔ)的雙晶體管N0R(2T-N0R)閃存的設(shè)計(jì)。
背景技術(shù)：
非易失性內(nèi)存是本技術(shù)領(lǐng)域的現(xiàn)有技術(shù)。非揮發(fā)性內(nèi)存的類(lèi)型包括屏蔽只讀存儲(chǔ)器(mask ROM)、電子可編程只讀存儲(chǔ)器(EPROM)、電子可抹除可編程只讀記憶(EEPROM)體、 NOR閃存和NAND閃存。目前，在諸如個(gè)人數(shù)字助手、手機(jī)、便攜式計(jì)算機(jī)、錄音機(jī)以及全球衛(wèi)星定位系統(tǒng)(GPQ等等的應(yīng)用中，閃存已成為非易失性內(nèi)存的常見(jiàn)類(lèi)型之一。閃存具有高密度、小硅面積、低成本的優(yōu)點(diǎn)并且能重復(fù)地被一單低電壓源編程和抹除。
NAND和NOR閃存單元結(jié)構(gòu)用一電荷保持(電荷存儲(chǔ)或電荷捕獲)晶體管記憶單元，用于存儲(chǔ)電荷形式的一位數(shù)據(jù)。具有一位數(shù)據(jù)的存儲(chǔ)單元通常被稱為單階電位單元 (SLC)。它們分別被稱為一位/單晶體管(lb/ΙΤ) NAND單元或NOR單元，在該單元中存儲(chǔ)一單階編程數(shù)據(jù)。NAND和NOR兩種單晶體管閃存單元除了在具有雙臨界電壓(VtO和Vtl)的單階編程單元可存儲(chǔ)數(shù)據(jù)之外，還可在在一實(shí)體單元中利用四多階臨界電壓(VtO，Vtl，Vt2 和Vt!3)，存儲(chǔ)每單元至少兩位或兩位/單晶體管(2b/lT)。具有單晶體管NAND或NOR閃存單元的多階臨界電壓的存儲(chǔ)單元被稱為一多階電位單元(MLC)。
目前，單芯片雙多晶硅柵極NAND閃存芯片的最高密度是64(ib。相比之下，一雙多晶硅柵極NOR閃存芯片具有2( 的密度。NAND和NOR閃存單元密度之間大差異是由于NAND 閃存單元的擴(kuò)展性優(yōu)于NOR閃存單元。一 NOR閃存單元須要5. OV電壓(Vds)在漏極與源極之間以保持高電流信道熱電子(channel hot electron,CHE)注入編程程序。由于這CHE 設(shè)計(jì)，記憶單元的信道長(zhǎng)度非常難以縮減。或者，一 NAND閃存單元對(duì)低電流福勒-諾德海姆(R)Wler-NordheinuFN)信道隧道編程程序需要OV電壓(Vds)在漏極與源極之間。由上述導(dǎo)致一位/單晶體管NAND閃存單元的大小僅是一位/單晶體管NOR閃存單元的一半，因此有較高的記憶密度。結(jié)果，一直想用NAND制程生產(chǎn)NOR閃存。
Infineon(英飛凌公司)的美國(guó)專(zhuān)利第6，212，102號(hào)描述一雙晶體管^T)NOR閃存。在該閃存中，在FN邊界編程期間，漏極和源極之間需要一高電壓，并因此需要一更長(zhǎng)的通道長(zhǎng)度防止打通效應(yīng)。這限制單元大小能被做的多小并且限制單元使用在0. ISum技術(shù)下閃存超高整合中。又，因?yàn)樵谄珘郝O的電子空穴對(duì)至三重井(TPW)接面被漏極和源極之間的電壓差加速，負(fù)極FN邊界編程引起器件氧化層退化現(xiàn)象。愈多空穴陷在隧道氧化層內(nèi)，所能達(dá)到的編程和抹除耐受次數(shù)就越少。
Infineon的美國(guó)專(zhuān)利第6，307, 781和6，628，544號(hào)，借由在閃存陣列陣列中連接共同的源極以達(dá)到一致的信道抹除和信道編程，而提供了對(duì)先前NOR閃存的改進(jìn)型。利用相連的共同源極，對(duì)存取器件柵極施加最負(fù)極電壓-3V，以透過(guò)共同的源極線關(guān)閉通往不同的位線的路徑。由于在編程操作期間的偏壓條件，編程遮蔽電壓，即3V-4V被預(yù)期來(lái)隔離存取器件。然而，如果信道長(zhǎng)度在單元上被縮減，可能發(fā)生漏極引漏電流。因此，閃存仍然遇到規(guī)模問(wèn)題而以一大記憶單元尺寸來(lái)終結(jié)。
在另一 NOR閃存，菲利普Philips)美國(guó)專(zhuān)利第6，980，472號(hào)中，揭露了源極注入編程和FN通道編程。FN通道編程類(lèi)似于化打??！的！!的專(zhuān)利。當(dāng)編程遮蔽電壓被施加橫跨漏極和源極時(shí)，由于漏極引漏電流到共同的源極線，存取器件的通道長(zhǎng)度不能被縮短。同理， 對(duì)于源極注入編程方法，存取器件需要較長(zhǎng)的通道長(zhǎng)度防止打通效應(yīng)。此外，與FN通道編程比較，由于產(chǎn)生熱電子它需要更多編程電流。發(fā)明內(nèi)容
本發(fā)明提供一種基于2-poly浮動(dòng)?xùn)艠ONAND單元結(jié)構(gòu)和制程的一創(chuàng)新、對(duì)稱的 2T-N0R閃存，以克服現(xiàn)有2T-N0R閃存的上述弊端。閃存的每一 2T-N0R快閃單元具有一存儲(chǔ)晶體管，與一存取晶體管串連，都使用NAND為基礎(chǔ)的制程制造。
以NAND為基礎(chǔ)2T-N0R快閃單元能調(diào)節(jié)雙狀態(tài)的SLC或多達(dá)三個(gè)狀態(tài)的MLC以用于高讀取速度應(yīng)用的高密度閃存。在Polyl浮動(dòng)?xùn)艠O存儲(chǔ)層和快閃單元P基板上的信道 (channel)之間的隧道(tunnel)氧化層上，通過(guò)使用R)wler-Nordheim(福勒-諾德海姆隧道效應(yīng))方法執(zhí)行編程和抹除操作。在抹除和編程操作中，以NAND為基礎(chǔ)2T-N0R快閃單元的漏極和源極之間沒(méi)有電壓差。
在本發(fā)明的第一實(shí)施例中，2T-N0R快閃單元的存取晶體管和存儲(chǔ)晶體管二者都由相同的雙多晶NMOS浮動(dòng)?xùn)艠O器件制成。存取晶體管的臨界電壓能逐位地被編程到期望值， 即0. 75V或其它適當(dāng)值。
在第二實(shí)施例中，存取晶體管具有短路且綁在一起的polyl和poly2以形成 polyl-晶體管的存取線，來(lái)連接閃存的一行存取晶體管。第二實(shí)施例中的存取晶體管的臨界電壓是polyl NMOS晶體管的臨界電壓。在第三實(shí)施例中，存取晶體管由polyl或poly2 NMOS晶體管制成。第三實(shí)施例中，存取晶體管的臨界電壓是polyl或poly2 NMOS晶體管的臨界電壓。
相比于其中形成垂直于位線的源極線的現(xiàn)有閃存，2T-N0R快閃單元的位線和源極線在不同層中用平行金屬線形成。此外，使用一對(duì)分開(kāi)的源極線和位線形成2T-N0R閃存的記憶陣列的每一列(column)。記憶陣列的不同列不分享共同的源極線。
依據(jù)本發(fā)明，以NAND為基礎(chǔ)的2T-N0R閃存包括一記憶陣列、一寫(xiě)行譯碼器、一讀行譯碼器、一數(shù)據(jù)緩沖器和緩速頁(yè)感應(yīng)擴(kuò)大器單元、一隔離器單元、一低電壓(LV)Y-通過(guò)柵極和Y-譯碼器單元、以及一字節(jié)/字符高速感應(yīng)擴(kuò)大器單元。讀行譯碼器啟動(dòng)快速而且只連接存取晶體管的柵極，存取晶體管根據(jù)解碼輸出而開(kāi)關(guān)。寫(xiě)行譯碼器實(shí)現(xiàn)用于存取晶體管和存儲(chǔ)晶體管兩者。隔離器單元在操作抹除或編程時(shí)用來(lái)隔離記憶陣列與低電壓 Y-通過(guò)柵極和Y-譯碼器的低電壓Y-通過(guò)。
本發(fā)明的讀行譯碼器是一中高電壓器可在快速隨機(jī)讀取操作時(shí)上沖電壓到4. OV0 有兩個(gè)高電壓(HV)增強(qiáng)型匪OS器件，用于對(duì)存取晶體管的寫(xiě)行譯碼器和讀行譯碼器之間的隔離。這兩HV NMOS器件將寫(xiě)行譯碼器和讀行譯碼器分開(kāi)。在抹除時(shí)，通過(guò)關(guān)閉這兩個(gè) HV NMOS器件，能獲得來(lái)自快閃單元三重P井的耦合電壓。通過(guò)透過(guò)HV NMOS器件的隔離使用讀行譯碼器以連接存取晶體管的選擇柵極，可提供高驅(qū)動(dòng)能力以達(dá)到一些嵌入式應(yīng)用中的高速需求。
本發(fā)明使用存取晶體管，以克服現(xiàn)有1T-N0R閃存中常見(jiàn)的過(guò)度抹除問(wèn)題。它簡(jiǎn)化芯片上狀態(tài)機(jī)械的設(shè)計(jì)。為信道編程操作提供給未被選擇的字符線的一較優(yōu)電壓，使得未被選擇單元的Vt的干擾能被除去或大量地減少。此外，本發(fā)明為了高速度類(lèi)的應(yīng)用在讀取時(shí)使用3狀態(tài)MLC設(shè)計(jì)。一固定的較優(yōu)字符線(WL)電壓值和一足夠低的記憶單元Vt提供足夠高單元電流。它為嵌入式應(yīng)用中的閃存提供了超高密度、低成本和高速度解決方案。
對(duì)于高速度嵌入式應(yīng)用，本發(fā)明在讀取時(shí)提供兩種方法，以提高記憶單元電流。對(duì)于需要低功率的應(yīng)用，第一種方法施加Vdd(1.8V或3V)于所有存儲(chǔ)晶體管。因此，由于與被抹除狀態(tài)存儲(chǔ)器件的負(fù)極Vt相對(duì)足夠高的單元電流，沒(méi)有需要上沖的WL。然而，對(duì)于存取器件永遠(yuǎn)需要一上沖電壓，即，4V，因?yàn)樗腣t在0. 75V上下。第二種方法利用上沖電壓取代Vdd。與第一種方法比較，后者在讀取時(shí)有最低的阻抗。因?yàn)榇鎯?chǔ)器件和存取器件兩者的柵極電壓來(lái)自同一上沖的電壓源，它以相對(duì)大功率提供高速性能。
在現(xiàn)有技術(shù)的快閃單元中，因?yàn)樵谄珘郝O和TPW接面處的電子空穴對(duì)被漏極和源極之間的電壓差加速，負(fù)極的FN邊界編程造成器件氧化層衰退，并且當(dāng)更多空穴被俘獲時(shí)忍耐周期逐漸減少。因?yàn)榭扉W單元沒(méi)有漏極和源極之間的電壓差，本發(fā)明在編程和抹除操作的忍耐周期上比現(xiàn)有技術(shù)有重大的改進(jìn)。
進(jìn)而，因?yàn)闆](méi)有未被選擇的WL和TPW之間的電壓差，所以沒(méi)有柵極干擾能在本發(fā)明的頁(yè)，區(qū)塊，扇區(qū)和芯片抹除操作中發(fā)生，同時(shí)因?yàn)槲痪€(BL)遮蔽電壓幾乎是編程的字符(WL)電壓的一半并且未被選擇的WL電壓幾乎是BL遮蔽電壓的一半，所以在編程操作中更少引入干擾。
本發(fā)明前述和其它特性及優(yōu)點(diǎn)將因以下詳盡的描述和適當(dāng)?shù)母綀D而更易理解。


圖IA為依據(jù)本發(fā)明第一實(shí)施例以NAND為基礎(chǔ)的2_poly浮動(dòng)?xùn)艠ONMOS 2T-N0R 快閃單元的平面布局的上視圖，其中MS和MC單元都是2-poly浮動(dòng)?xùn)艠ONAND單元；
圖IB為依據(jù)本發(fā)明第一實(shí)施例以NAND為基礎(chǔ)的2-poly浮動(dòng)?xùn)艠ONMOS 2T-N0R 快閃單元電路的線路示意圖IC為依據(jù)本發(fā)明第一實(shí)施例以NAND為基礎(chǔ)的2-poly浮動(dòng)?xùn)艠ONMOS 2T-N0R 快閃單元的截面圖ID為依據(jù)本發(fā)明第一實(shí)施例以NAND為基礎(chǔ)的浮動(dòng)?xùn)艠ONMOS 2T-N0R快閃單元的SLC和MLC電壓分配圖2為依據(jù)本發(fā)明第二實(shí)施例以NAND為基礎(chǔ)的2T-N0R快閃單元的電路圖和對(duì)應(yīng) SLC和MLC的臨界電壓分配圖，其中MC是2-poly浮動(dòng)?xùn)艠ONAND單元，同時(shí)MS是具有短路的polyl和poly2的polyl晶體管；
圖3A為依據(jù)本發(fā)明第三實(shí)施例以NAND為基礎(chǔ)的浮動(dòng)?xùn)艠ONMOS 2T-N0R快閃單元的平面布置的上視圖，其中MC是2-poly浮動(dòng)?xùn)艠ONAND單元，而MS是polyl或poly2晶體管；
圖;3B為依據(jù)本發(fā)明第三實(shí)施例以NAND為基礎(chǔ)的浮動(dòng)?xùn)艠ONMOS 2T-N0R快閃單元電路的線路示意圖3C為依據(jù)本發(fā)明第三實(shí)施例中以NAND為基礎(chǔ)的浮動(dòng)?xùn)艠ONMOS 2T-N0R快閃單元的截面圖3D為依據(jù)本發(fā)明第三實(shí)施例以NAND為基礎(chǔ)的2T-N0R快閃單元的電路圖和對(duì)應(yīng)SLC和MLC的臨界電壓分配圖4A為依據(jù)本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存器件方塊圖4B為用于本發(fā)明的高速度感應(yīng)方法的電路詳細(xì)示意圖4C為本發(fā)明所有實(shí)施例中用于字符線的寫(xiě)行譯碼器中的一區(qū)塊電路示意圖5A為本發(fā)明第一實(shí)施例中用于選擇柵極線的讀行譯碼器中一區(qū)塊和寫(xiě)行譯碼器中一區(qū)塊的電路示意圖5B為本發(fā)明第二實(shí)施例中用于選擇柵極線的讀行譯碼器中一區(qū)塊的電路示意圖5C為本發(fā)明第三實(shí)施例中用于選擇柵極線的讀行譯碼器中一區(qū)塊的電路示意圖6為依據(jù)本發(fā)明第一實(shí)施例以NAND為基礎(chǔ)的2T-N0R閃存陣列的一扇區(qū)的電路的示意圖7為依據(jù)本發(fā)明第二實(shí)施例以NAND為基礎(chǔ)的2T-N0R閃存陣列的一扇區(qū)的電路的示意圖8為依據(jù)本發(fā)明第三實(shí)施例以NAND為基礎(chǔ)的2T-N0R閃存陣列的一扇區(qū)的電路的示意圖9為顯示說(shuō)明用于本發(fā)明被選扇區(qū)中的快閃單元的以NAND為基礎(chǔ)的2T-N0R閃存陣列中一預(yù)先編程操作的偏壓值表；
圖10為顯示說(shuō)明用于本發(fā)明被選扇區(qū)中的快閃單元的以NAND為基礎(chǔ)的2T-N0R 閃存陣列中一抹除操作的偏壓值表；
圖11為顯示說(shuō)明用于本發(fā)明被選扇區(qū)中的快閃單元的以NAND為基礎(chǔ)2T-N0R閃存陣列中一編程操作的偏壓值表；
圖12為顯示說(shuō)明用于本發(fā)明被選扇區(qū)中的快閃單元的以NAND為基礎(chǔ)的2T-N0R 閃存陣列中的一讀取操作的偏壓值表；
圖13為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的抹除操作的流程圖14為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列于圖13中所示的抹除操作的頁(yè)抹除操作的流程圖15為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列于圖13中所示的區(qū)塊、 扇區(qū)或芯片抹除操作的流程圖16為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)編程操作的流程圖17為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)或區(qū)塊的預(yù)預(yù)先編程和驗(yàn)證操作的時(shí)序波形圖18為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的扇區(qū)或芯片的預(yù)預(yù)先編程和驗(yàn)證操作的時(shí)序波形圖19為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)抹除和驗(yàn)證操作的時(shí)序波形圖20為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的區(qū)塊抹除操作的時(shí)序波形圖21為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的扇區(qū)或芯片抹除操作的時(shí)序波形圖；以及
圖22為顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)編程和驗(yàn)證操作的時(shí)序波形圖。
具體實(shí)施方式
圖IA為本發(fā)明第一實(shí)施例浮動(dòng)?xùn)艠O型NM0S、以NAND為基礎(chǔ)的2T-N0R快閃單元的平面布局的上視圖。該圖僅顯示漏極(N-Active)、源極(N-Active)、存取器的選擇柵極、和快閃單元中存儲(chǔ)器的單元柵極的四個(gè)關(guān)鍵連接點(diǎn)，他們分別地標(biāo)示為D、S、SG和WL。S點(diǎn)具有源極線連接的一半接觸，而D點(diǎn)具有位線連接的一半。
圖IB為顯示用于依據(jù)本發(fā)明圖IA的以NAND為基礎(chǔ)的2T-N0R快閃單元的電路的示意圖。存取晶體管MS和存儲(chǔ)晶體管MC都是2-poly浮動(dòng)?xùn)艠O單元。2T-N0R快閃單元的電路具有D、SG、WL和S四終端。D點(diǎn)連接到標(biāo)示為BL的局部垂直金屬位線，S點(diǎn)連接到標(biāo)示為SL的局部垂直金屬源極線。相比于現(xiàn)有的2T-N0R快閃陣列，本發(fā)明每一 2T-N0R快閃單元串具有兩條專(zhuān)屬的金屬線BL和SL，所述金屬線BL和SL優(yōu)選在Y方向垂直地與X方向平行字符線正交。本發(fā)明沒(méi)有被廣泛用于許多現(xiàn)有2T-N0R閃存器件的共同源極線。
圖IC是圖IA以NAND為基礎(chǔ)的2T-N0R快閃單元的截面圖。MS和MC的浮動(dòng)?xùn)艠O柵極都由在poly2柵極之下的polyl傳導(dǎo)層所制成。SG和WL兩柵極是poly2柵極。SG是 2-poly存取晶體管MS的poly2柵極，而WL是另個(gè)2-poly存儲(chǔ)晶體管MC的poly2柵極。 快閃單元的其它三層包括TPW (三重P井)，DNW (深N井)和PSUB (P基層)。單一 2T-N0R 快閃單元的所有七個(gè)連接點(diǎn)D、SGJL、S、TPW、DNW和PSUB對(duì)各樣不同的操作必須配上電路中適當(dāng)?shù)钠珘簵l件。polyl點(diǎn)是浮動(dòng)點(diǎn)，因此沒(méi)有外部終端來(lái)電路連接。Polyl無(wú)法由電路存取。
圖ID是根據(jù)圖IA顯示用于以NAND為基礎(chǔ)的2T-N0R快閃單元的SLC和MLC的存儲(chǔ)晶體管MC和存取晶體管MS的Vt分配圖。對(duì)于存取晶體管MS，臨界電壓Vt能逐位地編程為密集分布。依據(jù)本發(fā)明VtO的優(yōu)選中間值設(shè)定在+0.75V，從+0.5V到+IV之間。對(duì)于存儲(chǔ)晶體管MC，雙狀態(tài)SLC Vt分配顯示抹除狀態(tài)(< VtOH = -IV)和編程狀態(tài)(> VtlL =4V)。雙狀態(tài)的Vt范圍能寬廣地分配，而沒(méi)有過(guò)度抹除或過(guò)度編程的顧慮。
在讀取SLC時(shí)，被選的2T-N0R快閃單元的MS的柵極電壓Vse設(shè)定到Vboost，但是未被選的2T-N0R快閃單元的Vse設(shè)定到OV以防止對(duì)精確讀取的任何漏電。Vboost的優(yōu)選電壓是大約4V，比存取晶體管MS的VtOH(IV)高3V。同時(shí)，對(duì)于存儲(chǔ)晶體管MC而言，存儲(chǔ)晶體管MC的柵極電壓Vi被設(shè)定到Vdd或Vboost。因?yàn)殡娫措妷篤dd可以是1. 6V-1. 8V或 2. 7V-3. 6Ν，Νι的優(yōu)選電壓在前者是Vboost，在后者是Vdd。在兩種情況中，當(dāng)2T-N0R快閃單元被運(yùn)用于高速施加時(shí)，能達(dá)到低系阻抗和足夠高電流。
在MLC情況下，存取晶體管MS的Vt分配與SLC情況相同。對(duì)于存儲(chǔ)晶體管MC，圖 ID中三種狀態(tài)MLC的Vt分配顯示抹除狀態(tài)(< VtOH = -IV)、第一編程狀態(tài)(> VtlL = OV ；< VtlH = 0. 5V)和第二編程狀態(tài)(> Vt2L = 4V)。抹除狀態(tài)的Vt范圍和第二編程狀態(tài)能寬廣地分配不須顧慮過(guò)度抹除或過(guò)度編程。然而，第一編程狀態(tài)必須逐位地編程為密集分布。
在讀取MLC時(shí)，被選的2T-N0R快閃單元的MS的柵極電壓Vse設(shè)定到Vboost，但是未被選的2T-N0R快閃單元的Vse設(shè)定到OV以防止對(duì)精確讀取的任何漏電。Vboost的優(yōu)選電壓是大約4V，比存取晶體管MS的VtOH (IV)高3V。同時(shí)，對(duì)于存儲(chǔ)晶體管MC而言，存儲(chǔ)晶體管MC的柵極電壓Vwl也被設(shè)定到Vboost。結(jié)果，一旦抹除狀態(tài)和第一編程狀態(tài)能被控制到目標(biāo)值，能獲得所期望的高單元電流和也能達(dá)到高速性能。
圖2為依據(jù)本發(fā)明第二實(shí)施例以NAND為基礎(chǔ)的2T-N0R快閃單元的電路圖和對(duì)應(yīng) SLC和MLC的臨界電壓分配圖。在這實(shí)施例中，存儲(chǔ)晶體管MC是2-poly浮動(dòng)?xùn)艠ONAND單元，而存取晶體管MS是polyl晶體管，由具有polyl和poly2的雙多晶(double poly) NMOS 器件所制成，所述polyl和poly2被短路并捆綁以形成與一行存取晶體管相連的存取線。 對(duì)于存取晶體管MS而言，存取晶體管MS的臨界電壓Vt是polyl NMOS晶體管的臨界電壓。 依據(jù)本發(fā)明，VtO的優(yōu)選中間值被設(shè)定在+0. 75V，從+0. 5V到+IV之間。
對(duì)于存儲(chǔ)晶體管MC，雙狀態(tài)SLC的Vt分配顯示抹除狀態(tài)(< VtOH = -IV)和編程狀態(tài)(> VtlL = 4V)。雙狀態(tài)的Vt范圍能寬廣地分配不須顧慮過(guò)度抹除或過(guò)度編程。 圖2中三狀態(tài)MLC的Vt分配顯示抹除狀態(tài)(< VtOH = -IV)，第一編程狀態(tài)(> VtlL = OV ；< VtlH = 0. 5V)和第二編程狀態(tài)(> Vt2L = 4V)。抹除狀態(tài)和第二編程狀態(tài)的Vt范圍也能寬廣地分配，而不須顧慮過(guò)度抹除或過(guò)度編程。然而，第一編程狀態(tài)必須是逐位地編程為密集分布。在讀取SLC或MLC時(shí)，被選的2T-N0R快閃單元的MS的柵極電壓Vse設(shè)定到Vboost，但是未被選的2T-N0R快閃單元的Vse設(shè)定到0V，以防止對(duì)精確讀取的任何漏電。 Vboost的優(yōu)選電壓是大約4V，比存取晶體管MS的VtOH(IV)高3V。當(dāng)2T-N0R快閃單元被運(yùn)用于高速應(yīng)用時(shí)，能達(dá)到低系阻抗和足夠高電流。
圖3A為本發(fā)明第三實(shí)施例浮動(dòng)?xùn)艠O型NM0S、以NAND為基礎(chǔ)的2T-N0R快閃單元的平面布局的上視圖。圖僅顯示漏極(N-Active)、源極(N-Active)、存取器的選擇柵極、和快閃單元中存儲(chǔ)器的單元柵極的四個(gè)關(guān)鍵連接點(diǎn)。他們分別地標(biāo)示為D、S、SG和WL。S點(diǎn)具有對(duì)源極線連接的一半耶接觸，而D點(diǎn)具有對(duì)位線連接的一半。
圖;3B顯示根據(jù)本發(fā)明圖3A以NAND為基礎(chǔ)的2T-N0R快閃單元的電路的線路示意圖。存取晶體管MS是由polyl或poly2 NMOS器件所制成，由適合于本發(fā)明的制造程序來(lái)決定?？扉W存儲(chǔ)晶體管MC仍然是由2-poly浮動(dòng)?xùn)艠O單元所制成。2T-N0R快閃單元的電路具有D、SG, WL和S四終端點(diǎn)。D點(diǎn)連接到標(biāo)示為BL的局部垂直金屬位線，S點(diǎn)連接到標(biāo)示為 SL的局部垂直金屬源極線。類(lèi)似于本發(fā)明第一和第二實(shí)施例而與現(xiàn)有2T-N0R快閃陣列相反，第三實(shí)施例的每一 2T-N0R快閃單元串具有兩條專(zhuān)屬的金屬線BL和SL，所述金屬線BL 和SL優(yōu)選在Y方向垂直地與X方向平行字符線正交。第三實(shí)施例也沒(méi)有共同的源極線。
圖3C顯示根據(jù)圖3A以NAND為基礎(chǔ)的2T-N0R快閃單元的截面圖。MC的浮動(dòng)?xùn)艠O是由在poly2柵極之下的polyl傳導(dǎo)層所制成。WL是MC的2-poly存儲(chǔ)晶體管的poly2柵極。存取晶體管MS的poly柵極SG由polyl或poly2NM0S晶體管所制成?？扉W單元的其它三層包括TPW、DNW和PSUB。單一 2T-N0R快閃單元的所有七個(gè)連接點(diǎn)D、SG、WL、S、TPff, DNW和PSUB對(duì)各自的運(yùn)行必須耦合至電路中適當(dāng)?shù)钠珘簵l件。polyl點(diǎn)是浮動(dòng)點(diǎn)，因此沒(méi)有外部終端與電路連接。Polyl無(wú)法由電路存取。
圖3D顯示用于根據(jù)第三實(shí)施例以NAND為基礎(chǔ)的2T-N0R快閃單元的SLC和MLC 的存儲(chǔ)晶體管MC和存取晶體管MS的Vt分配圖。對(duì)于此實(shí)施例中的存取晶體管MS，因?yàn)榇嫒【w管MS是由polyl或poly2層所制成，該存取晶體管MS的臨界電壓Vt是polyl或 poly2晶體管的臨界電壓。Vt分配與外圍器件相同。依據(jù)本發(fā)明VtO的優(yōu)選中間值設(shè)定在 +0. 75V,從 +0. 5V 到 +IV 之間。
對(duì)于存儲(chǔ)晶體管MC，雙狀態(tài)SLC的Vt分配顯示抹除狀態(tài)(< VtOH = -IV)和編程狀態(tài)(> VtlL = 4V)。雙狀態(tài)的Vt范圍能寬廣地分配，而不須顧慮過(guò)度抹除或過(guò)度編程。 圖3D中三種狀態(tài)MLC的Vt分配顯示抹除狀態(tài)(< VtOH = -IV)，第一編程狀態(tài)(> VtlL =OV ；< VtlH = 0. 5V)和第二編程狀態(tài)(> Vt2L = 4V)。抹除狀態(tài)的Vt范圍和第二編程狀態(tài)能寬廣地分配，不須顧慮過(guò)度抹除或過(guò)度編程。然而，第一編程狀態(tài)必須逐位地編程為密集分布。在讀取SLC或MLC期間，對(duì)于被選的2T-N0R快閃單元，MS的柵極電壓Vse設(shè)定到Vboost，但對(duì)于未被選的2T-N0R快閃單元，設(shè)定到0V，以防止對(duì)精確讀取的任何漏電。 Vboost的優(yōu)選電壓是大約4V，比存取晶體管MS的VtOH(IV)高3V。當(dāng)2T-N0R快閃單元被運(yùn)用于高速應(yīng)用時(shí)，能達(dá)到低阻抗和足夠高電流。
圖4A為顯示根據(jù)本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存器件的方塊圖。閃存器件包括記憶陣列301、寫(xiě)行譯碼器302、讀行譯碼器303、數(shù)據(jù)緩沖器和慢速頁(yè)感應(yīng)放大器單元 304、絕緣裝置單元305、Y通過(guò)柵極和Y譯碼器單元306、以及字節(jié)/字符高速感應(yīng)放大器單元307。記憶陣列更進(jìn)一步包括多個(gè)從SECTOR^)]到SECT0R[M]的記憶扇區(qū)。每一記憶扇區(qū)更進(jìn)一步包括多個(gè)從BLOCK
到BL0CK[N]的記憶區(qū)塊。每一記憶區(qū)塊更進(jìn)一步包括多個(gè)記憶頁(yè)。如圖4B所示，每一記憶頁(yè)由一行2T-N0R快閃單元加上字符線WL和選擇柵極線SG所組成。
寫(xiě)行譯碼器302的輸出被耦合到記憶陣列301的多個(gè)字符線或選擇柵極線。讀行譯碼器303的輸出被耦合到記憶陣列301的選擇柵極線。數(shù)據(jù)緩沖器和慢速頁(yè)感應(yīng)放大器單元304包括慢速頁(yè)感應(yīng)放大器，該慢速頁(yè)感應(yīng)放大器連接到記憶陣列301的多個(gè)位線。數(shù)據(jù)緩沖器和慢速頁(yè)感應(yīng)放大器單元304還具有數(shù)據(jù)緩沖器，用于存儲(chǔ)執(zhí)行編程操作所需的編程數(shù)據(jù)圖樣。慢速頁(yè)感應(yīng)放大器在慢速、低電流和頁(yè)感應(yīng)方法下能被用來(lái)做預(yù)先編程、抹除和編程操作的精確Vt驗(yàn)證。在字節(jié)/字符高速感應(yīng)放大器307里，當(dāng)由高速感應(yīng)放大器執(zhí)行快速讀取時(shí)，記憶陣列301的位線連接都被關(guān)閉。
本發(fā)明的讀行譯碼器303是由一中高電壓器所制成，用于在快速隨機(jī)讀取期間上升電壓以在大約4. OV左右運(yùn)行。因?yàn)榇鎯?chǔ)晶體管的單元柵極連接到電源電壓Vdd或一穩(wěn)定的非開(kāi)關(guān)型電壓源，快速上升讀行譯碼器303專(zhuān)屬于存取晶體管的柵極。因?yàn)楝F(xiàn)有NAND 制程不提供高電壓PMOS器件，但提供高電壓增強(qiáng)型NMOS器件，用于在20V運(yùn)行，所以寫(xiě)行譯碼器302由NMOS器件實(shí)現(xiàn)。
對(duì)于存取晶體管，有兩個(gè)高電壓(HV)增強(qiáng)型NMOS器件，用于寫(xiě)行譯碼器302和讀行譯碼器303之間的絕緣。兩個(gè)HV NMOS器件隔離寫(xiě)行譯碼器302和讀行譯碼器303。在一抹除操作期間，借由關(guān)閉那兩個(gè)HV NMOS器件，而使高電壓從快閃單元的三重P井耦合。 借由使用透過(guò)隔離HV NMOS器件以連接存取晶體管選擇柵極的讀行譯碼器303，在一些嵌入式應(yīng)用中提供滿足高速需求的高驅(qū)動(dòng)能力。
圖4B顯示本發(fā)明用于記憶陣列和高速感應(yīng)方法的一細(xì)節(jié)圖。除了絕緣裝置單元305，Y-通過(guò)柵極、Y譯碼器306和感應(yīng)放大器307全由低電壓(LV)器件制成。優(yōu)點(diǎn)是由于LV器件中薄厚度氧化層、短通道和高移動(dòng)性，可獲得高驅(qū)動(dòng)的能力。在執(zhí)行讀取時(shí)，絕緣裝置單元305的柵極電壓能連接到Vboost得到最佳性能。
Y-通過(guò)柵極和Y譯碼器單元306包括Y-通過(guò)柵極和Y譯碼器。當(dāng)執(zhí)行抹除或編程操作時(shí)，絕緣裝置單元305用來(lái)使記憶陣列301與Y-通過(guò)絕緣。當(dāng)在高速感應(yīng)方法中高速讀取時(shí)，該絕緣裝置單元305被打開(kāi)作為字節(jié)/字符高速感應(yīng)放大器單元307的感應(yīng)路徑。同時(shí)，Y-通過(guò)柵極被Y譯碼器譯碼以連接記憶陣列301被選的位線。在編程和抹除操作時(shí)，所有被選的位線、字符線和選擇柵極線被耦合到期望的電壓，這在本發(fā)明后續(xù)有較詳細(xì)的描述。
圖4C顯示用于所有實(shí)施例中的字符線ffUO]，WL[1]，…，WL[N]在WL寫(xiě)行譯碼器 3021中的一區(qū)塊的電路圖。根據(jù)本發(fā)明的NAND為基礎(chǔ)的2T-N0R快閃單元不同的操作，電路被用來(lái)發(fā)出優(yōu)選的電壓電平到存儲(chǔ)晶體管MC。例如，在預(yù)先編程操作期間，所有字符線 WL
, WL [U…禾口 WL[N]必須被施加20V。因此，XTWW]、XTW[1]…和XTW[N]需要被提供 20V，并且XDW
需要被施加22V。在頁(yè)抹除操作，字符線ffUO]、WL[1]…和WL[N]的其中之一必須被施加0V，而其它是浮動(dòng)的。因此，XTWW]、XTW[1]···和XTW[N]的其中之一被提供0V，而其它被設(shè)置于Vdd。XDff
僅僅被提供IV以開(kāi)啟MWW]，MW[1]，…和麗[N]的其中之一。
在區(qū)塊抹除操作期間，所有字符線ffUO]、WL[1]…和WL[N]必須被施加0V，其它未被選擇的區(qū)塊的字符線是浮動(dòng)的。因此，所有XTW[o]、XTff[l]…和XTW[N]將被施加0V。 僅僅施加IV于XDW
以開(kāi)啟所有麗W]、麗[1]…和麗[N]。在頁(yè)編程操作期間，字符線 m^0]WL[l]…和WL[N]之一需要施加15V-20V，而其它需要5V。因此，XT_、XTW[1]…和 XTff [N]的其中之一被提供15V-20V，而其它被設(shè)置于5V。XDff
被施加22V以開(kāi)啟麗
、 麗[1 ]…和麗[N]的其中之一。在讀取操作期間，所有字符線m^O] JL [ 1 ]…和札[N]必須被施加 Vdd 或 Vboost。因此，所有 XTW
、XTW[1]…和 XTW[N]被提供 Vdd 或 Vboost。XDff
被提供Vdd+Vt或Vboost+Vt以開(kāi)啟所有MWW]、MW[1]…和MW[N]。
圖5A顯示第一實(shí)施例中用于選擇柵極線SGW]、SG[1] "SG[N]在SG寫(xiě)行譯碼器 3022中一區(qū)塊和讀行譯碼器303中一區(qū)塊的電路。因?yàn)樗写嫒【w管MS在產(chǎn)品裝運(yùn)之前需要編程在一精確的Vt范圍，即0. 5V-1V，所以在逐頁(yè)編程所有存取晶體管MS之前，必須有一集體抹除操作。SG寫(xiě)行譯碼器302根據(jù)不同的操作發(fā)出優(yōu)選的電壓電平。用來(lái)編程存取晶體管MS并且僅僅在第一實(shí)施例中需要的SG寫(xiě)行譯碼器3022與圖4C所示在所有實(shí)施例中用于編程存儲(chǔ)晶體管MC的WL寫(xiě)行譯碼器3021不同。
在第一實(shí)施例中用于存取晶體管MS的預(yù)先編程操作期間，施加20V在所有選擇柵極線 SG
、SG[1]…和 SG [N]。因此，STff
、STW[1]…和 STff [N]需要被提供 20V,而 SDff
需要被提供22V。EN_RD線被設(shè)置到OV以關(guān)閉MRW]，MR[1]，…，和MR[N]。在芯片抹除操作期間，施加OV在所有選擇柵極線SGW]、SG[1]···和SG[N]。因此，STW W]、STW[1]…和 STff [N]被提供0V，而SDW
僅僅被提供IV以開(kāi)啟所有麗W]、麗[1]…和麗[N]。此夕卜， EN_RD線被設(shè)置至IJ OV以關(guān)閉M_、MR[1]…禾口 MR[N]。
在第一實(shí)施例中用于存取晶體管MS的頁(yè)編程操作期間，15V-20V被施加于選擇柵極線SGW]、SG[1]…和SG[N]的其中之一，而施加5V于其它選擇柵極線。因此，STW W]、STff[l]…和STff [N]的其中之一被提供15V-20V，而其它被設(shè)置到5V。施加22V于SDW W]以開(kāi)啟麗W]、麗[1]…和麗[N]的其中之一。在讀取操作期間，從讀行譯碼器303施加Vboost 于選擇柵極線SG
、SG[1]…和SG[N]的其中之一。因此，EN_RD被設(shè)置到Vboost+Vt而 SDff
被設(shè)置到 OV 以關(guān)閉所有 MWW]、MW[1]…和 MW[N]。STR
、STR[1]…和 STR[N]的其中之一以Vboost電壓電平被譯碼。
如上圖5A所述的施加于選擇柵極線SG
、SG[1]…和SG[N]的操作和各自電壓， 是為了編程所有存取晶體管MS以在產(chǎn)品裝運(yùn)之前到一精確的Vt范圍，即0. 5V-1V。一旦存取晶體管被編程到期望的Vt范圍而且產(chǎn)品在使用中，讀行譯碼器303的操作和施加于選擇柵極線的電壓與如圖5B、圖5C所示的本發(fā)明第二、第三實(shí)施例和以下所描述的相同。
圖5B顯示第二實(shí)施例中用于選擇柵極線SGW]、SG[1]…和SG[N]在讀行譯碼器 303中一區(qū)塊的電路。所有存取晶體管由具有短路polyl和poly2的雙多晶NMOS器件所制成。因?yàn)樗写嫒【w管MS有它們自己的Vt分配，因此沒(méi)有需要第一實(shí)施例中用于選擇柵極線如圖5A的SG寫(xiě)行譯碼器3022。存取晶體管的優(yōu)選Vt分配類(lèi)似于第一實(shí)施例中的 0.5V-1V。在快閃單元的預(yù)先編程操作期間，施加OV于所有選擇柵極線SGW]，SG[1]，…， 和SG[N] 0因此，STRW]，STR[1]，…，和STR[N]被提供0V，而EN_RD僅僅被提供IV以開(kāi)啟所有 MR
，MR[1]，…，禾口 MR[N]。
在快閃單元抹除操作期間，所有選擇柵極線SGW]，SG[1]，…，和SG[N]是浮動(dòng)的并且從快閃單元的TPW耦合到20V。因此，EN_RD被設(shè)置到OV以關(guān)閉所有MRW]，MR[1]，…， 和MR[N]。在快閃單元頁(yè)編程操作期間，施加5V于所有選擇柵極線SGW]，SG[1]，…，和 SG[N] 0因此，所有STR
，STR[1]，…，和STR[N]被提供5V。EN_RD被提供5V+Vt以開(kāi)啟所有MRW]，MR[1]，…，和MR[N]。在讀取操作期間，選擇柵極線SG
，SG[1]，…，而SG[N] 的其中之一從讀行譯碼器303被施加Vboost。因此，EN_RD被設(shè)置到Vboost+Vt以開(kāi)啟所有 M_，MR[1]，…，和 MR[N]。STR
，STR[1]，…，和 STR[N]的其中之一被 Vboost 電壓電平譯碼。
圖5C顯示第三實(shí)施例中用于選擇柵極線SGW]，SG[1]，…，和SG[N]在讀行譯碼器303中一區(qū)塊的電路。所有存取晶體管由polyl NMOS或poly2 NMOS所制成。因?yàn)樗写嫒【w管MS有他們自己Vt分配，就沒(méi)有需要第一實(shí)施例中的寫(xiě)行譯碼器302。存取晶體管的優(yōu)選Vt分配類(lèi)似于在第一實(shí)施例中的0. 5V-1V。在快閃單元預(yù)先編程操作期間，所有選擇柵極線SGW]，SG[1]，…，而SG[N]被施加0V。因此，STR
，STR[1]，…，和STR[N] 被提供OV,同時(shí)EN_RD僅被提供IV以開(kāi)啟所有MR
，MR[1]，…，和MR[N]。
在快閃單元抹除操作期間，所有選擇柵極線SGW]，SG[1]，…，和SG[N]是浮動(dòng)的并且耦合到20V。因此，EN_RD被設(shè)置到OV以關(guān)閉所有MR
，MR[1]，…，和MR[N]。在快閃單元頁(yè)編程操作期間，所有選擇柵極線SGW]，SG[1]，…，和SG[N]被施加5V。因此， 所有STR
，STR[1]，…，和STR[N]被提供5V。EN_RD被提供5V+Vt以開(kāi)啟所有MR
， MR[1]，…，和MR[N]。在讀取操作期間，選擇柵極線SGW]，SG[1]，…，SG[N]的其中之一從讀行譯碼器303被施加Vboost。因此，EN_RD被設(shè)置到Vboost+Vt以開(kāi)啟所有MR
， MR[1],…，和MR[N]。STR
，STR[1]，…，和STR[N]的其中之一被Vboost電壓電平譯碼。
圖6-圖8顯示根據(jù)本發(fā)明第一、第二和第三實(shí)施例以NAND為基礎(chǔ)的2T-N0R閃存陣列3011，3012，3013的一扇區(qū)的優(yōu)選電路。如所見(jiàn)，每一扇區(qū)包括多個(gè)具有從ffUO]到WL [N] N+1字符線和從SG
到SG [N] N+1選擇柵極線的2T-N0R快閃單元，和多個(gè)從BL
到 BL[K-1]的K位線，和多個(gè)從SL
到SL[K-1]的K源極線。每?jī)晌痪€被BLG
和BLG[1] 解碼以形成一共同的全域位線。同理，每?jī)稍礃O線被SLG
和SLG[1]解碼以形成一共同的全域源極線。從GBL
到GBL[K/2-l]有Κ/2全域位線，從GSL
到GSL[K/2_1]有Κ/2 全域源極線。必須注意，在如圖7所示的第二實(shí)施例的電路中，polyl和poly2是短路和綁帶一起以形成一存取線來(lái)連接一行存取晶體管。在如圖8所示的第三實(shí)施例的電路中，存取晶體管MS是polyl或poly2NM0S器件。
圖9顯示在本發(fā)明被選的扇區(qū)中用于存儲(chǔ)晶體管MC在一預(yù)先編程操作中，以NAND 為基礎(chǔ)的2T-N0R閃存陣列的偏電壓。顯示在圖9中的表格的操作包括頁(yè)預(yù)先編程、頁(yè)預(yù)先編程驗(yàn)證、塊預(yù)先編程、塊預(yù)先編程驗(yàn)證、扇區(qū)與芯片預(yù)先編程和扇區(qū)與芯片預(yù)先編程驗(yàn)證。用于被選的札、未被選的札、被選的SG、未被選的SG、BL、SL、被選的BLG、未被選的BLG、 被選的SLG和未被選的SLG各自的偏壓條件都顯示在該表格中。
在頁(yè)預(yù)先編程操作期間，僅有被選的WL被施加20V，所有未被選的WL、所有SG、所有BL和所有SL都被施加0V。對(duì)于所有BLG和SLG，它們都被設(shè)置到Vdd。在頁(yè)預(yù)先編程驗(yàn)證操作期間，僅被選的札對(duì)SLC施加VtlL而僅被選的WL對(duì)MLC施加Vt2L，所有未被選的 WL和未被選的SG則施加0V。對(duì)于所有BLG，SLG和被選的SG，它們都被設(shè)置到Vdd。所有 BL被預(yù)先充電到Vdd-Vt而所有SL被施加0V。一旦所有被選的存儲(chǔ)晶體管MC對(duì)SLC被編程到Vt > VtlL或?qū)LC被編程到Vt > Vt2L，預(yù)先充電的Vdd-Vt將可加以保持。否則，每一 BL被放電到0V，其可代表需要重復(fù)另一預(yù)先編程操作。
在區(qū)塊預(yù)先編程操作期間，僅被選的WL被施加20V，所有未被選的WL、所有SG、所有BL和所有SL都被施加0V。對(duì)于所有BLG和SLG，它們都被設(shè)置到Vdd。在區(qū)塊預(yù)先編程驗(yàn)證操作期間，僅被選的札對(duì)SLC被施加VtlL或?qū)LC被施加Vt2L而所有未被選的WL 和未被選的SG被施加0V。至于所有BLG，SLG和被選的SG，它們都被設(shè)置到Vdd。所有BL 被預(yù)先充電到Vdd-Vt而所有SL被施加0V。一旦所有被選的存儲(chǔ)晶體管MC對(duì)SLC被編程到Vt > VtlL或?qū)LC被編程到Vt > Vt2L，預(yù)先充電的Vdd-Vt將可加以保持。否則，任一 BL被放電到0V，其可代表需要重復(fù)另一預(yù)先編程操作。
在扇區(qū)與芯片預(yù)先編程操作，所有WL被施加20V，而所有SG被施加0V。對(duì)于所有 BLG和SLG，它們都被設(shè)置于Vdd。在扇區(qū)與芯片預(yù)先編程驗(yàn)證操作，所有WL對(duì)SLC被施加 VtlL,或?qū)LC被施加Vt2L。對(duì)于所有BLG，SLG和SG，它們都被設(shè)置到Vdd。所有BL被預(yù)先充電到Vdd-Vt而所有SL被施加0V。一旦所有被選的存儲(chǔ)晶體管MC對(duì)SLC被編程到Vt > VtlL或?qū)LC被編程到Vt > Vt2L，預(yù)先充電的Vdd-Vt將可加以保持。否則，任一 BL被放電到0V，由于預(yù)先編程操作的失敗可代表需要重復(fù)另一預(yù)先編程操作。因?yàn)轱@示在該表格中的這偏壓條件被運(yùn)用于閃存陣列中一被選的扇區(qū)，其它未被選扇區(qū)的SG、WL, BL、SL、 BLG、SLG和TPW偏壓都被施加0V。
圖10顯示在本發(fā)明被選的扇區(qū)中用于存儲(chǔ)晶體管MC的抹除操作以NAND為基礎(chǔ)的2T-N0R閃存陣列的偏壓。顯示在圖10的表格中的操作包括頁(yè)抹除、頁(yè)抹除驗(yàn)證、區(qū)塊抹除和區(qū)塊與芯片抹除。用于被選的WL、未被選的WL、被選的SG、未被選的SG、BL、SL、被選的 BLG、未被選的BLG、被選的SLG和未被選的SLG的各自偏壓條件都顯示在該表格中。
在頁(yè)抹除操作期間，僅被選的WL被施加0V，而所有未被選的WL和所有SG由于最初浮動(dòng)狀態(tài)從TPW被耦合到20V。因?yàn)門(mén)PW是一 P+摻雜的接面，而所有SL和所有BL是N+ 摻雜的接面，在抹除時(shí)，這20V是從TPW前導(dǎo)到所有BL和SL。所有BLG和SLG都被設(shè)置到 Vdd用于減少在如圖6-圖8所示分別連接局部位線到全域位線和連接局部源極線到全域源極線的MBO-MBl和MSO-MSl上的電壓張力。
在頁(yè)抹除驗(yàn)證操作期間，所有WL，未被選的SG，未被選的BLG和未被選的SLG被施加OV而被選的SG，被選的BLG和被選的SLG被施加Vdd。所有SL被施加IV，所有BL預(yù)先放電到0V。一旦所有被選的存儲(chǔ)晶體管MC被充分抹除到Vt < VtOH = -IV，所有BL被充電到IV。否則，如一 BL留在0V，其可代表由于頁(yè)抹除驗(yàn)證失敗而需要重復(fù)另一抹除操作。
在區(qū)塊抹除操作期間，僅被選的WL被施加0V，而所有未被選的WL，和所有SG由于最初浮動(dòng)的狀態(tài)從TPW被耦合到20V。因?yàn)門(mén)PW是一個(gè)P+摻雜的接面，而且所有BL和所有 SL是N+摻雜的接面，在抹除時(shí)，這20V是從TPW前導(dǎo)到所有BL和SL。所有BLG和SLG，都被設(shè)置到Vdd用于減少在分別連接局部位線到全域位線和連接局部源極線到全域源極線的MBO-MBl和MSO-MSl上的電壓張力。
在扇區(qū)與芯片抹除操作期間，所有WL被施加0V，而所有SG由于最初浮動(dòng)的狀態(tài)從TPW被耦合到20V。因?yàn)門(mén)PW和N+接面結(jié)構(gòu)，在抹除時(shí)，這20V是從TPW前導(dǎo)到所有BL 和SL。對(duì)于BLG和SLG，它們都被設(shè)置到Vdd用于減少在MBO-MBl和MSO-MSl上的電壓張力。由于在記憶陣列中NOR結(jié)構(gòu)的基本原則，無(wú)法執(zhí)行區(qū)塊、扇區(qū)與芯片集體的抹除驗(yàn)證。 可代替地，在區(qū)塊與扇區(qū)與芯片抹除操作之后，頁(yè)抹除驗(yàn)證操作將被逐頁(yè)地執(zhí)行。因?yàn)轱@示在該表格中的這偏壓條件被運(yùn)用于閃存陣列中的一被選的扇區(qū)，其它未被選的扇區(qū)的SG、 WL、BL、SL、BLG、SLG 和 TPW 偏壓都被施加 0V。
圖11顯示在本發(fā)明被選的扇區(qū)中用于存儲(chǔ)晶體管MC在一編程操作以NAND為基礎(chǔ)的2T-N0R閃存陣列的偏電壓。顯示在圖11的表格中的操作包括頁(yè)編程和頁(yè)編程驗(yàn)證。 用于被選的札、未被選的札、被選的SG、未被選的SG、BL、SL、被選的BLG、未被選的BLG、被選的SLG和未被選的SLG的各自的偏壓條件都顯示在該表格中。
在頁(yè)編程操作期間，僅被選的WL被施加15V-20V，而所有未被選的WL和所有SG被施加5V。編程數(shù)據(jù)的相對(duì)應(yīng)BL和SL被施加0V。相反，編程遮閉數(shù)據(jù)的相應(yīng)BL和SL被施加大約8V。對(duì)于被選的BLG和SLG，它們被設(shè)置到IOV用于把編程遮閉電壓或OV通過(guò)到相對(duì)應(yīng)的BL和SL。對(duì)于未被選的BLG和SLG，它們被設(shè)置到0V。
在頁(yè)編程驗(yàn)證操作期間，僅被選的札對(duì)SLC被施加VtlL，或?qū)LC被施加VtlL或 Vt2L,所有未被選的WL、SG、BLG和SLG被施加OV。被選的SG、BLG和SLG被施加Vdd。所有BL被預(yù)先充電到Vdd-Vt，所有SL被施加0V。一旦所有被選的存儲(chǔ)晶體管MC對(duì)SLC被編程到Vt > VtlL或?qū)LC被編程到VtlL或Vt > Vt2L，預(yù)先充電的Vdd-Vt將可加以保持。否則，如果任一 BL被放電到0V，由于頁(yè)編程驗(yàn)證操作的失敗可代表需要重復(fù)另一頁(yè)編程操作。因?yàn)轱@示在該表格中的這偏壓條件被運(yùn)用于閃存陣列中的一被選的扇區(qū)，所有其它未被選的扇區(qū)的SG，WL, BL, SL, BLG, SLG和TPW偏壓都被施加0V。
圖12顯示在本發(fā)明被選的扇區(qū)中用于存儲(chǔ)晶體管MC在一讀取操作以NAND為基礎(chǔ)的2T-N0R閃存陣列的偏電壓。被選的WL、未被選的WL、被選的SG、未被選的SG、BL、SL、 被選的BLG、未被選的BLG、被選的SLG和未被選的SLG的各自的偏壓條件都顯示在該表格中。
在讀取操作期間，所有WL被施加Vdd或Vboost。換句話說(shuō)，WL沒(méi)有在兩者交換。 在目前應(yīng)用中，低Vdd電壓可以是1. 6V-1. 8V或2. 7V-3. 6V。至于被選的SG，電壓總需要被拉到Vboost，即4V，用于增益具有低電阻的驅(qū)動(dòng)能力。被選的BLG和SLG被解碼到Vdd而且施加OV于未被選的SG，BLG和SLG。因?yàn)轱@示在該表格中的偏壓條件被運(yùn)用于閃存陣列中的一被選的扇區(qū)，所有其它未被選的扇區(qū)的SGJL、BL、SL、BLG、SLG和TPW偏壓都被施加 OV。
圖13顯示本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存的抹除操作的流程。抹除操作包括四種不同型式的抹除。根據(jù)不同應(yīng)用的抹除大小的需要，在本發(fā)明中有頁(yè)抹除802、區(qū)塊抹除804、扇區(qū)抹除806和芯片抹除808的操作。
圖14顯示本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)抹除操作802的流程。從步驟820到步驟830，在抹除操作之前，先執(zhí)行頁(yè)預(yù)先編程操作。在步驟820，預(yù)先編程操作計(jì)數(shù)N被設(shè)置到0。下一步驟822判斷被選頁(yè)的存儲(chǔ)晶體管的所有Vt對(duì)SLC是否大于VtlL 或是對(duì)MLC是否大于Vt2L。如果所有Vt對(duì)SLC大于VtlL或是對(duì)MLC大于Vt2L，操作流程直接到步驟832用于開(kāi)始頁(yè)抹除操作。否則，下一步驟擬4判斷預(yù)先編程操作計(jì)數(shù)N是否超過(guò)所允許限度的最大數(shù)字。如果是，器件在步驟830中被認(rèn)為是壞的。否則，預(yù)先編程操作計(jì)數(shù)N在步驟擬6遞增加1。接著步驟8 繼續(xù)以執(zhí)行頁(yè)預(yù)先編程操作。
在預(yù)先編程操作執(zhí)行完成之后，頁(yè)抹除操作計(jì)數(shù)在步驟832中被設(shè)定到0。下一步驟834設(shè)定被選的WL到0V，設(shè)定所有未被選的WL和所有SG為浮動(dòng)型。一旦TPW被施加 20V,所有未被選的WL和所有SG被耦合到20V，而所有BL和所有SL也前導(dǎo)到20V。如果在步驟834抹除操作在一預(yù)定抹除時(shí)間內(nèi)被完成，在步驟836中的頁(yè)抹除驗(yàn)證操作繼續(xù)以判斷所有被選頁(yè)的存儲(chǔ)晶體管的Vt是否小于-IV。如果他們?nèi)啃∮?IV，一成功的頁(yè)抹除操作在步驟842中已被完成。否則，頁(yè)抹除操作計(jì)數(shù)N在步驟838中遞增加1。下一步驟 840判斷頁(yè)抹除操作計(jì)數(shù)N是否超過(guò)所允許的最大限度數(shù)字。如果是，器件在步驟830中被認(rèn)為壞的。否則，頁(yè)抹除操作在步驟834中繼續(xù)。
根據(jù)本發(fā)明，用于以NAND為基礎(chǔ)的2T-N0R閃存陣列的區(qū)塊，扇區(qū)或芯片抹除在各自的抹除操作中具有類(lèi)似的步驟。圖15顯示在區(qū)塊、扇區(qū)或芯片中執(zhí)行抹除操作步驟的流程。從步驟850到860，在抹除操作之前先執(zhí)行區(qū)塊、扇區(qū)或芯片預(yù)先編程操作。在步驟850 中，預(yù)先編程操作計(jì)數(shù)N被設(shè)定到0。下一步驟852判斷所有被選的區(qū)塊、扇區(qū)或芯片的存儲(chǔ)晶體管的Vt對(duì)SLC是否大于VtlL或是對(duì)MLC是否大于Vt2L。如果所有Vt對(duì)SLC大于 VtlL或是對(duì)MLC大于Vt2L，操作流程直接到步驟862用于起動(dòng)區(qū)塊、扇區(qū)或芯片抹除操作。 否則，下一步驟邪4判斷區(qū)塊、扇區(qū)或芯片預(yù)先編程操作計(jì)數(shù)N是否超過(guò)所允許的最大限度數(shù)字。如果是，器件在步驟860中被認(rèn)為壞的。否則，區(qū)塊、扇區(qū)或芯片預(yù)先編程操作計(jì)算 N在步驟856中遞增加1。接著步驟858繼續(xù)以執(zhí)行區(qū)塊、扇區(qū)或芯片集體預(yù)先編程操作。
在執(zhí)行區(qū)塊、扇區(qū)或芯片預(yù)先編程操作完成之后，區(qū)塊、扇區(qū)或芯片抹除操作計(jì)數(shù)在步驟862中被設(shè)定到0。下一步驟864設(shè)定被選的WL到0V，設(shè)定所有未被選的WL和所有SG為浮動(dòng)型。一旦TPW被施加20V，所有未被選的WL和所有SG被耦合到20V，而所有BL 和所有SL也前導(dǎo)20V。在步驟864中，如果區(qū)塊、扇區(qū)或芯片集體地在一預(yù)定抹除時(shí)間內(nèi)完成抹除操作，在步驟866中的頁(yè)抹除驗(yàn)證操作繼續(xù)判斷所有被選頁(yè)的存儲(chǔ)晶體管的Vt是否小于-IV。如果他們?nèi)啃∮?IV，接著步驟872判斷是否最后一頁(yè)。如果是最后一頁(yè)，一成功的區(qū)塊、扇區(qū)或芯片抹除操作在步驟876中已被完成。否則，在步驟874中為步驟866 中的頁(yè)抹除驗(yàn)證選擇下一頁(yè)。如果任一 Vt在步驟866中被判斷不小于-IV，區(qū)塊、扇區(qū)或芯片的抹除操作計(jì)數(shù)N在步驟868中遞增加1。下一步驟870判斷區(qū)塊、扇區(qū)或芯片的抹除操作計(jì)數(shù)N是否超過(guò)所允許的最大限度數(shù)字。如果是，器件在步驟860中被認(rèn)為壞的。否則， 頁(yè)抹除操作在步驟864中繼續(xù)執(zhí)行。
圖16顯示用于本發(fā)明的以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)編程操作880的流程圖。在步驟882中，頁(yè)編程操作計(jì)數(shù)N被設(shè)定到0。接著驟884通過(guò)將15V-20V施加于被選的WL執(zhí)行頁(yè)編程操作。對(duì)于其它未被選的WL和所有SG，它們?nèi)急皇┘?V以減少SL 和BL遮蔽電壓8V的干擾。在一預(yù)定編程時(shí)間內(nèi)完成在步驟884中的頁(yè)編程操作之后，頁(yè)編程驗(yàn)證操作在步驟886中判斷被選的頁(yè)存儲(chǔ)晶體管的編程Vt對(duì)SLC是否大于VtlL或是對(duì)MLC是否大于VtlL或Vt2L。如果是，一成功的頁(yè)編程已在步驟894中已被完成。否則， 頁(yè)編程操作計(jì)數(shù)N在下一步驟888中遞增加1并且步驟890判斷頁(yè)編程操作計(jì)數(shù)N是否超過(guò)所允許的最大限度數(shù)字。如果是，器件在步驟892已被認(rèn)為壞的。否則，繼續(xù)執(zhí)行在步驟 884中的頁(yè)編程操作。
圖17顯示本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)或區(qū)塊預(yù)先編程操作的時(shí)序波形。在頁(yè)或區(qū)塊預(yù)先編程時(shí)期期間，被選的WL僅僅被施加20V，所有未被選的WL、所有SG、所有BL和所有SL被施加0V。對(duì)于所有BLG和SLG，都被設(shè)置到Vdd。在頁(yè)或區(qū)塊預(yù)先編程操作之后，被選的WL被放電到Vdd而被選的SG在前充電時(shí)期被施加Vdd。所有BL 被充電到Vdd-Vt用于在頁(yè)或區(qū)塊預(yù)先編程驗(yàn)證時(shí)期中的頁(yè)感應(yīng)。
在頁(yè)或區(qū)塊預(yù)先編程驗(yàn)證時(shí)期期間，被選的札對(duì)SLC被施加VtlL，對(duì)MLC被施加 Vt2L,所有未被選的WL和未被選的SG被施加0V。對(duì)于所有BLG，SLG和被選的SG，都被設(shè)置到Vdd。在所有被選的存儲(chǔ)晶體管MC對(duì)SLC被充分編程到Vt > VtlL或是對(duì)MLC被充分編程到Vt > Vt2L之后，前充電的Vdd-Vt將被保持。否則，如任一 BL被放電到0V，其可表示需要重復(fù)另一頁(yè)或區(qū)塊預(yù)先編程操作。必須注意的是，圖17的時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SG、WL, BL、SL、BLG、SLG和TPW被施加OV偏電壓。
圖18顯示本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的扇區(qū)或芯片預(yù)先編程操作的時(shí)序波形。在扇區(qū)或芯片預(yù)先編程時(shí)期期間，所有WL被施加20V，而所有SG，所有BL和所有SL被施加0V。對(duì)于所有BLG和SLG，它們都被設(shè)置到Vdd。在扇區(qū)或芯片預(yù)先編程操作之后，所有札被放電到Vdd而所有SG在前充電時(shí)期被施加Vdd。所有BL被充電到Vdd-Vt 用于在扇區(qū)或芯片預(yù)先編程驗(yàn)證時(shí)期中的頁(yè)感應(yīng)。
在扇區(qū)或芯片預(yù)先編程驗(yàn)證時(shí)期期間，所有札對(duì)SLC被施加VtlL，對(duì)MLC被施加 Vt2L。對(duì)于所有BLG，SLG和SG，它們被設(shè)置到Vdd。在所有被選的存儲(chǔ)晶體管MC對(duì)SLC被充分編程到Vt > VtlL或是對(duì)MLC被充分編程到Vt > Vt2L之后，前充電的Vdd將被保持。 否則，如任一 BL放電到0V，其可表示需要重復(fù)另一扇區(qū)或芯片預(yù)先編程操作。這時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SG、ffL、BL、SL、BLG、SLG* TPW的偏電壓被施加OV。
圖19顯示本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)抹除操作的時(shí)序波形。 在頁(yè)抹除時(shí)期期間，僅被選的WL被施加0V，所有未被選的WL、所有SG、所有BL和所有SL 都被設(shè)定為浮動(dòng)。一旦TPW被施加20V，所有未被選的WL和所有SG被耦合到20V，而所有BL和所有SL也前導(dǎo)20V。對(duì)于所有BLG和SLG，它們被設(shè)置到Vdd用于減少在MBO-MBl和 MSO-MSl上的電壓張力。在頁(yè)抹除操作之后，被選的WL被充電到Vdd而被選的SG在預(yù)先放電時(shí)期被施加Vdd。
由于本發(fā)明陣列的特殊結(jié)構(gòu)，僅一半的全域位線能被檢測(cè)驗(yàn)證。所有BL的一半被放電到OV用于第一半頁(yè)驗(yàn)證時(shí)期中的頁(yè)感應(yīng)，在該時(shí)期中，所有WL、未被選的BLG和未被選的SLG被施加0V。對(duì)于被選的BLG、被選的SLG和被選的SG，它們都被施加Vdd。所有SL 被施加IV。在所有被選的存儲(chǔ)晶體管MC被充分抹除到Vt < VtOH = -IV之后，所有BL的第一半被充電到IV。否則，如果任一 BL停留在0V，其可代表由于頁(yè)抹除驗(yàn)證失敗而需要重復(fù)另一抹除操作。同理，如果第一半頁(yè)的存儲(chǔ)晶體管通過(guò)抹除驗(yàn)證，同頁(yè)第二半的存儲(chǔ)晶體管MC繼續(xù)抹除驗(yàn)證。時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SG、ffL、 BL、SL、BLG、SLG和TPW的偏電壓被施加0V。
圖20顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的區(qū)塊抹除操作的時(shí)序波形。在區(qū)塊抹除時(shí)期期間，僅被選的WL被施加0V，所有未被選的WL、所有SG、所有BL和所有SL被設(shè)置為浮動(dòng)。一旦TPW被施加20V，所有未被選的WL和所有SG被耦合到20V，而所有BL和所有SL也前導(dǎo)20V。對(duì)于所有BLG和SLG，它們被設(shè)置到Vdd用于減少在MBO-MBl 和MSO-MSl上的電壓張力。在區(qū)塊抹除之后，通過(guò)逐頁(yè)驗(yàn)證區(qū)塊中的頁(yè)來(lái)完成區(qū)塊抹除驗(yàn)證和顯示在圖19中的頁(yè)抹除驗(yàn)證操作。時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SG、WL、BL、SL、BLG、SLG和TPW的偏電壓被施加0V。
圖21顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的扇區(qū)或芯片抹除操作的時(shí)序波形。在扇區(qū)或芯片抹除時(shí)期期間，所有WL被施加0V，而所有SG、所有BL和所有SL 被設(shè)置為浮動(dòng)型。一旦TPW被施加20V，所有SG被耦合到20V，而所有BL和所有SL也前導(dǎo) 20V。對(duì)于所有BLG和SLG，它們被設(shè)置到Vdd用于減少在MBO-MBl和MSO-MSl上的電壓張力。在扇區(qū)或芯片抹除時(shí)期之后，通過(guò)逐頁(yè)驗(yàn)證扇區(qū)或芯片中的頁(yè)來(lái)完成扇區(qū)或芯片抹除驗(yàn)證和顯示在圖19中的頁(yè)抹除驗(yàn)證操作。時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SG、WL、BL、SL、BLG、SLG和TPW的偏電壓被施加0V。
圖22顯示用于本發(fā)明以NAND為基礎(chǔ)的2T-N0R閃存陣列的頁(yè)編程操作的時(shí)序波形。在頁(yè)編程時(shí)期期間，僅僅被選的WL被施加15V-20V而所有未被選的WL和所有SG被施加5V以減少?gòu)腟L和BL來(lái)的8V遮蔽電壓的干擾。相對(duì)應(yīng)的BL和SL被施加OV以編程存儲(chǔ)晶體管MC。相反，相對(duì)應(yīng)的BL和SL被施加大約8V以阻止編程存儲(chǔ)晶體管。被選的BLG 和SLG與IOV被施加10V，而未被選的BLG和SLG被施加0V。如果在一預(yù)定編程時(shí)間內(nèi)完成頁(yè)編程操作，頁(yè)編程驗(yàn)證操作就被執(zhí)行。
再一次，由于本發(fā)明的特殊陣列結(jié)構(gòu)，僅一半的全域位線能被檢測(cè)驗(yàn)證。在所有WL 和未被選的BLG和未被選的SLG被施加OV期間，所有BL的一半被充電到Vdd-Vt用于在第一半頁(yè)驗(yàn)證時(shí)期中的頁(yè)感應(yīng)。對(duì)于被選的BLG、被選的SLG和被選的SG，它們都被施加Vdd。 在所有被選頁(yè)中的被選的存儲(chǔ)晶體管的編程Vt大于VtlL(SLC/MLC)或Vt2L(MLC)之后，所有BL的第一半被保持在VDD-Vt。否則，如任一 BL停留在0V，其可代表能由于頁(yè)編程驗(yàn)證操作失敗而需要重復(fù)另一頁(yè)編程操作。注意，當(dāng)執(zhí)行下一頁(yè)編程操作時(shí)，對(duì)于已被驗(yàn)證的單元BL和SL被轉(zhuǎn)換成一遮蔽電壓。根據(jù)這個(gè)方法，可實(shí)現(xiàn)密集的Vt分布。同法，如第一半頁(yè)的存儲(chǔ)晶體管通過(guò)編程驗(yàn)證，同頁(yè)第二半的存儲(chǔ)晶體管MC繼續(xù)編程驗(yàn)證。時(shí)序波形僅用于被選的扇區(qū)。對(duì)于其它未被選的扇區(qū)，所有SGJL、BL、SL、BLG、SLG和TPW的偏電壓被施加0V。
盡管參考較佳實(shí)施例已描述了本發(fā)明，將了解到本發(fā)明并不局限于該詳細(xì)的描述。各種變化及修飾已在以上的說(shuō)明作過(guò)建議，所有其它都會(huì)發(fā)生在本領(lǐng)域技術(shù)人員上。因此，在依本發(fā)明精神所作的等效修飾或變化，皆應(yīng)涵蓋于以下的權(quán)利要求范圍內(nèi)。
本申請(qǐng)案主張2009年07月10日提交的美國(guó)臨時(shí)專(zhuān)利申請(qǐng)第61/270，583號(hào)的優(yōu)先權(quán)，通過(guò)引用將其全部結(jié)合到本申請(qǐng)案中。
本申請(qǐng)案涉及2009年05月07日提交的美國(guó)專(zhuān)利申請(qǐng)第12/387，771號(hào)與2009 年06月09日提交的第12/455，936號(hào)的權(quán)益，轉(zhuǎn)讓與本發(fā)明相同的申請(qǐng)人，并通過(guò)引用將其全部結(jié)合到本申請(qǐng)案中。
權(quán)利要求
1.一種以NAND為基礎(chǔ)的雙晶體管-NOR(2T-N0R)閃存陣列，其特征在于，包括多個(gè)以NAND為基礎(chǔ)的2T-N0R快閃單元，以一二維陣列安排，其中具有多行和多列，每一所述以NAND為基礎(chǔ)的2T-N0R快閃單元包含具有一單元柵極、一源極和一漏極的一存儲(chǔ)晶體管、以及具有一選擇柵極、一源極和一漏極的一存取晶體管，所述存取晶體管的所述源極串連所述存儲(chǔ)晶體管的所述漏極；多個(gè)字符線，每一所述字符線連接一行所述2T-N0R快閃單元的所述單元柵極，所述字符線指向X方向；多個(gè)選擇柵極線，每一所述選擇柵極線連接一行所述2T-N0R快閃單元的所述選擇柵極；多個(gè)源極線，每一所述源極線僅連接一列所述2T-N0R快閃單元的所述存儲(chǔ)晶體管的所述源極，所述源極線指向Y方向與所述字符線垂直；以及多個(gè)位線，每一所述位線僅連接一列所述2T-N0R快閃單元的所述存取晶體管的所述漏極，所述位線與所述源極線平行；其中所述以NAND為基礎(chǔ)的2T-N0R閃存陣列劃分成多個(gè)記憶扇區(qū)，每一記憶扇區(qū)具有多個(gè)記憶區(qū)塊，每一記憶區(qū)塊具有多個(gè)記憶頁(yè)，每一記憶頁(yè)具有一行含有一字符線與一選擇柵極線以NAND為基礎(chǔ)的所述2T-N0R快閃單元。
2.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)預(yù)前編程操作期間，所述被選的記憶頁(yè)被施加20V，而所述閃存陣列中的所有其它字符線、所有源極線、所有位線和所有選擇柵極線被施加OV。
3.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)預(yù)前編程操作期間，所述被選的記憶頁(yè)的字符線被施加所述2T-N0R快閃單元的臨界電壓Vt，所述被選的記憶頁(yè)的選擇柵極線被施加電源電壓Vdd，所述被選的記憶扇區(qū)中的所有位線被預(yù)先充電到Vdd-Vt，而所述閃存陣列中的所有其它字符線、所有其它選擇柵極線、所有其它位線和所有源極線被施加 OV。
4.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)中的一被選的記憶區(qū)塊一區(qū)塊預(yù)前編程操作期間，所述被選的記憶區(qū)塊的字符線被施加20V，而所述閃存陣列中的所有其它字符線、所有源極線、所有位線和所有選擇柵極線被施加OV。
5.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)中的一被選的記憶區(qū)塊一區(qū)塊預(yù)前編程驗(yàn)證操作期間，所述被選的記憶區(qū)塊的字符線被施加所述2T-N0R快閃單元的臨界電壓Vt，所述被選的記憶區(qū)塊的選擇柵極線被施加電源電壓Vdd，所述被選的記憶扇區(qū)中的所有位線被預(yù)先充電到Vdd-Vt，而所述閃存陣列中的所有其它字符線、所有其它選擇柵極線、所有其它位線和所有源極線被施加0V。
6.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)中的一扇區(qū)預(yù)先編程操作期間，所述被選的記憶扇區(qū)的所有字符線被施加20V，而所述閃存陣列中的所有其它字符線、所有源極線、所有位線和所有選擇柵極線被施加0V。
7.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一扇區(qū)預(yù)先編程驗(yàn)證操作期間，被選的記憶扇區(qū)的所有字符線被施加所述2T-N0R 快閃單元的臨界電壓Vt，所述被選的記憶扇區(qū)的所有選擇柵極線被施加電源電壓Vdd，所述被選的記憶扇區(qū)的所有位線被預(yù)先充電到Vdd-Vt，而所述閃存陣列中的所有其它字符線、所有其它選擇柵極線、所有其它位線和所有源極線被施加0V。
8.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在所述閃存陣列的一芯片預(yù)先編程操作期間，所述閃存陣列中的所有字符線被施加20V，而所述閃存陣列中的所有源極線、所有位線和所有選擇柵極線被施加0V。
9.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在所述閃存陣列的一芯片預(yù)先編程驗(yàn)證操作期間，所述閃存陣列的所有字符線被施加所述2T-N0R快閃單元的臨界電壓Vt，所述閃存陣列中的所有選擇柵極線被施加電源電壓Vdd，所述閃存陣列中的所有位線被預(yù)先充電到Vdd-Vt，而所述閃存陣列中的所有源極線被施加0V。
10.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)中的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一頁(yè)抹除操作期間，所述被選的記憶頁(yè)的字符線被施加0V，所述被選的記憶扇區(qū)的所有其它字符線和所有選擇柵極線被耦合至 20V，所述被選的記憶扇區(qū)的所有位線和所有源極線被一施加在所述被選的記憶扇區(qū)中所述2T-N0R快閃單元的三重P井20V前導(dǎo)，而所述閃存陣列中的所有其它記憶扇區(qū)的所有字符線、所有源極線、所有位線和所有選擇柵極線被施加0V。
11.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一頁(yè)抹除驗(yàn)證操作期間，所述被選的記憶頁(yè)的選擇柵極線被施加電源電壓Vdd，所述被選的記憶扇區(qū)中的所有源極線被施加IV， 所述被選的記憶扇區(qū)中的所有位線被預(yù)先放電到0V，而所述閃存陣列中的所有字符線、所有其它選擇柵極線、所有其它位線和所有其它源極線被施加0V。
12.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊的一區(qū)塊抹除操作期間，所述被選的記憶區(qū)塊的字符線被施加0V，所述被選的記憶扇區(qū)中的所有其它字符線和所有選擇柵極線被耦合到20V，所述被選的記憶扇區(qū)的所有位線和所有源極線被一施加在所述被選的記憶扇區(qū)中所述2T-N0R快閃單元的三重P井20V前導(dǎo)，而所述閃存陣列中的所有其它記憶扇區(qū)的所有字符線、所有源極線、所有位線和所有選擇柵極線被施加0V。
13.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的扇區(qū)抹除操作期間，所述被選的記憶扇區(qū)的所有字符線被施加0V，所述被選的記憶扇區(qū)中的所有選擇柵極線耦合到20V，所述被選的記憶扇區(qū)的所有位線和所有源極線被施加在所述被選的記憶扇區(qū)中所述2T-N0R快閃單元的三重P井20V前導(dǎo)，而所述閃存陣列中的所有字符線、所有源極線、所有位線和所有選擇柵極線被施加0V。
14.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在所述閃存陣列的一芯片抹除操作期間，所述閃存陣列中的所有字符線被施加0V，所述閃存陣列中的所有選擇柵極線耦合到20V，所述閃存陣列中的所有位線和所有源極線被施加在所述閃存陣列中的所述2T-N0R快閃單元的三重P井20V前導(dǎo)。
15.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一頁(yè)編程操作期間，所述被選的記憶頁(yè)的字符線被施加15V和20V之間的電壓，所述被選的記憶扇區(qū)中的所有其它字符線和所有選擇柵極線被施加5V，所述被選的記憶扇區(qū)的編程數(shù)據(jù)的位線和源極線被施加0V，所述被選的記憶扇區(qū)的編程阻止數(shù)據(jù)的位線和源極線被施加約8V，而所述閃存陣列中的所有其它字符線、所有其它源極線、所有其它位線和所有其它選擇柵極線被施加0V。
16.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一頁(yè)編程驗(yàn)證操作期間，所述被選的記憶頁(yè)的字符線被施加所述2T-N0R快閃單元的臨界電壓Vt，所述被選的記憶頁(yè)的選擇柵極線被施加電源電壓Vdd，所述被選的記憶扇區(qū)中的所有位線被預(yù)先充電到Vdd-Vt，而所述閃存陣列的所有其它字符線、所有其它選擇柵極線、所有其它位線和所有源極線被施加0V。
17.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一讀取操作期間，所述被選的記憶扇區(qū)中的所有字符線被施加電源電壓Vdd或上沖電壓Vboost，所述被選的記憶頁(yè)的選擇柵極線被施加Vboost，所述被選的記憶扇區(qū)的所有位線被施加IV，而所述閃存陣列的所有其它字符線、所有其它選擇柵極線、所有其它位線線和所有源極線被施加0V。
18.申請(qǐng)專(zhuān)利范圍第1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在每一所述2T-N0R快閃單元的抹除和編程操作是基于一福勒-諾德海姆O^owler-Nordheim)信道隧道程序，其在所述存儲(chǔ)晶體管的漏極和源極之間并無(wú)電壓差。
19.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元的所述存儲(chǔ)晶體管和存取晶體管是以NAND為基礎(chǔ)的雙多晶晶體管，每一所述以NAND為基礎(chǔ)的雙多晶晶體管具有一浮動(dòng)?xùn)艠O，所述單元柵極和所述選擇柵極都是 poly2柵極，并且該兩個(gè)浮動(dòng)?xùn)艠O都是在該兩個(gè)poly2柵極之下由polyl層制成。
20.如權(quán)利要求19所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元是一單階單元，所述存取晶體管具有大致在0. 5V和IV之間以0. 75V為中心的臨界電壓，所述存儲(chǔ)晶體管具有少于-IV的第一臨界電壓，代表一抹除狀態(tài)，以及大于 4V的第二臨界電壓，代表一編程狀態(tài)。
21.如權(quán)利要求19所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元是一多階單元，所述存取晶體管具有大致在0. 5V和IV之間以0. 75V為中心的臨界電壓，所述存儲(chǔ)晶體管具有少于-IV的第一臨界電壓，代表一抹除狀態(tài)，介于OV和 0. 5V之間的第二臨界電壓，代表第一編程狀態(tài)，以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
22.如權(quán)利要求19所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，所述存取晶體管的所述浮動(dòng)?xùn)艠O和所述選擇柵極一起被短路。
23.如權(quán)利要求22所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元是一單階單元，所述存取晶體管具有是所述polyl層的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)，以及大于4V的第二臨界電壓，代表一編程狀態(tài)。
24.如權(quán)利要求22所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，所述2T-N0R 快閃單元是一多階單元，所述存取晶體管具有是所述polyl層的臨界電壓的臨界電壓，所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)，在OV和0. 5V之間的第二臨界電壓，代表第一編程狀態(tài)，以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
25.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元的所述存儲(chǔ)晶體管是一以NAND為基礎(chǔ)雙多晶晶體管，具有是poly2柵極的所述單元柵極和由在所述poly2柵極之下的polyl層制成的一浮動(dòng)?xùn)艠O，并且每一所述2T-N0R快閃單元的所述存取晶體管是一單多晶polyl或poly2的NMOS晶體管，具有是 polyl或poly2柵極的所述選擇柵極。
26.如權(quán)利要求25所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元是一單階單元，所述存取晶體管具有是所述polyl或poly2NM0S晶體管的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)， 以及大于4V的第二臨界電壓，代表一編程狀態(tài)。
27.如權(quán)利要求25所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，每一所述 2T-N0R快閃單元是一多階單元，所述存取晶體管具有是所述polyl或ploy2NM0S晶體管的臨界電壓的臨界電壓，所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)，在 OV和0. 5V之間的第二臨界電壓，代表第一編程狀態(tài)，以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
28.如權(quán)利要求1所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，還包括多個(gè)全域位線，其中每一全域位線透過(guò)一奇數(shù)位線柵極連接到所述2T-N0R快閃單元的奇數(shù)列的位線，并透過(guò)一偶數(shù)位線柵極連接到緊隨所述奇數(shù)列的所述2T-N0R快閃單元的偶數(shù)列的位線；以及多個(gè)全域源極線，其中每一全域源極線透過(guò)一奇數(shù)源極線柵極連接到所述2T-N0R快閃單元的所述奇數(shù)列的源極線，并透過(guò)一偶數(shù)源極線柵極連接到緊隨所述奇數(shù)列的所述 2T-N0R快閃單元的所述偶數(shù)列的源極線。
29.如權(quán)利要求28所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一預(yù)先編程操作期間，一被選的記憶扇區(qū)的所有源極線柵極和所有位線柵極被施加電源電壓Vdd，使得所述被選的記憶扇區(qū)的源極線和位線的電壓分別地被傳遞到所述被選的記憶扇區(qū)的全域源極線和全域位線，而所述閃存陣列中的所有其它記憶扇區(qū)的所有源極線柵極和所有位線柵極被施加OV。
30.如權(quán)利要求28所述的以NAND為基礎(chǔ)的2T-N0R閃陣列，其特征在于，在一抹除操作期間，一被選的記憶扇區(qū)的所有源極線柵極和所有位線柵極被施加電源電壓Vdd，使得所述被選的記憶扇區(qū)的源極線和位線的電壓分別地被傳遞到所述被選的記憶扇區(qū)的全域源極線和全域位線，而所述閃存陣列中的所有其它記憶扇區(qū)的所有源極線柵極和所有位線柵極被施加OV。
31.如權(quán)利要求28所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)驗(yàn)證操作期間，所述被選的記憶頁(yè)的選擇柵極線被施加Vdd電源電壓，所述被選的記憶頁(yè)的所有源極線柵極和所有位線柵極被施加Vdd，所述被選的記憶扇區(qū)的所有全域源極線被施加IV，所述被選的記憶扇區(qū)的所有全域位線預(yù)先放電到0V，而所述閃存陣列中的所有字符線、所有其它選擇柵極線、所有其它全域位線、所有其它全域源極線、所有其它位線線柵極和所有其它源極線柵極被施加 OV。
32.如權(quán)利要求觀所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)編程操作期間，所述被選的記憶頁(yè)的字符線被施加15V和20V之間的電壓，所述被選的記憶扇區(qū)的所有其它字符線和所有選擇柵極線被施加5V，所述被選的記憶頁(yè)的所有源極線柵極和所有位線柵極被施加10V， 所述被選的記憶扇區(qū)中編程數(shù)據(jù)的全域位線和全域源極線被施加0V，所述被選的記憶扇區(qū)中編程阻止數(shù)據(jù)的全域位線和全域源極線被施加約8V，而所述閃存陣列中的所有其它字符線、所有其它全域源極線、所有其它全域位線、所有其它位線柵極、所有其它源極線柵極和所有其它選擇柵極線被施加0V。
33.如權(quán)利要求28所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)編程驗(yàn)證操作期間，所述被選的記憶頁(yè)的字符線被施加所述2T-N0R快閃單元的臨界電壓Vt，所述被選的記憶頁(yè)的選擇柵極線被施加電源電壓Vdd，所述被選的記憶頁(yè)的所有源極線柵極和所有位線柵極被施加 Vdd，所述被選的記憶扇區(qū)的所有全域位線預(yù)先充電到Vdd-Vt，而所述閃存陣列中的所有其它字符線、所有其它選擇柵極線、所有其它全域位線、所有其它位線柵極、所有其它源極線柵極和所有全域源極線被施加0V。
34.如權(quán)利要求28所述的以NAND為基礎(chǔ)的2T-N0R閃存陣列，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一讀取操作期間，所述被選的記憶扇區(qū)的所有字符線被施加電源電壓Vdd或上沖電壓Vboost，所述被選的記憶頁(yè)中的選擇柵極線被施加Vboost，所述被選的記憶扇區(qū)中的所有全域位線被施加IV，所述被選的記憶頁(yè)的所有源極線柵極和所有位線柵極被施加Vdd，而所述閃存陣列中的所有其它字符線、所有其它選擇柵極線、所有其它全域位線和所有全域源極線被施加0V。
35.一種以NAND為基礎(chǔ)的雙晶體管-NOR(2T-N0R)閃存器件，包括一以NAND為基礎(chǔ)的2T-N0R的閃存陣列，具有多個(gè)記憶扇區(qū)，每一記憶扇區(qū)具有多個(gè)記憶區(qū)塊，每一記憶區(qū)塊具有多個(gè)記憶頁(yè)，每一記憶頁(yè)具有一行含有一字符線和一選擇柵極線的以NAND為基礎(chǔ)的2T-N0R快閃單元；一寫(xiě)行譯碼器，耦接到所述閃存陣列的所述字符線；一讀行譯碼器，耦接到所述閃存陣列的所述選擇柵極線；一數(shù)據(jù)緩沖器和慢速度頁(yè)感應(yīng)放大器單元，連接到所述閃存陣列的多個(gè)位線，所述數(shù)據(jù)緩沖器和慢速度頁(yè)感應(yīng)放大器單元具有儲(chǔ)存編程的多個(gè)慢速度頁(yè)感應(yīng)放大器以及一數(shù)據(jù)緩沖器；一 Y-通過(guò)柵極和Y-譯碼器單元，具有Y-通過(guò)柵極以及Y-譯碼器；一字節(jié)/字符高速感應(yīng)放大器單元，連接到所述Y-通過(guò)柵極和Y-譯碼器，所述字節(jié)/ 字符高速感應(yīng)放大器單元具有多個(gè)高速感應(yīng)放大器；以及一絕緣裝置單元，耦合所述Y-通過(guò)柵極和Y-譯碼器到所述閃存陣列的所述位線。
36.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，所述慢速頁(yè)感應(yīng)放大器、所述高速感應(yīng)放大器、所述Y-通過(guò)柵極以及所述Y-譯碼器都由低電壓器件制造。
37.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，所述慢速頁(yè)感應(yīng)放大器在一慢速、低電流和頁(yè)感應(yīng)方法下用來(lái)對(duì)預(yù)先編程、抹除和編程操作進(jìn)行精確的臨界電壓驗(yàn)證。
38.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，所述絕緣裝置單元被開(kāi)啟作為一至所述位線的感應(yīng)信道，所述Y-通過(guò)柵極被所述Y-譯碼器譯碼以連接所述字節(jié)/字符高速感應(yīng)放大器單元到所述位線，并且所述數(shù)據(jù)緩沖器和慢速頁(yè)感應(yīng)放大器單元在一高速感應(yīng)方法中與所述位線切斷。
39.如權(quán)利要求38所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，所述絕緣裝置單元具有連接到上沖電壓Vboost的柵極電壓，以在所述高速感應(yīng)方法中進(jìn)行一讀取操作時(shí)，開(kāi)啟所述絕緣裝置單元作為一感應(yīng)信道。
40.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)預(yù)先編程操作期間，所述寫(xiě)行譯碼器連接20V到所述被選的記憶頁(yè)的字符線，并連接OV到所述閃存陣列的所有其它字符線。
41.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一區(qū)塊預(yù)先編程操作期間，所述寫(xiě)行譯碼器連接20V到所述被選的記憶區(qū)塊的字符線，并連接OV到所述閃存陣列的所有其它字符線。
42.如權(quán)利要求35所述的以NAND為基礎(chǔ)的雙晶體管-NOR快閃器件，其特征在于，在一被選的記憶扇區(qū)的一扇區(qū)預(yù)先編程操作期間，所述寫(xiě)行譯碼器連接20V到所述被選的記憶扇區(qū)的所有字符線，并連接OV到所述閃存陣列的所有其它字符線。
43.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，所述寫(xiě)行譯碼器更進(jìn)一步耦接到所述閃存陣列的選擇柵極線，而在所述閃存陣列的一預(yù)先編程操作中，所述讀行譯碼器與所有選擇柵極線不再耦合，并且所述寫(xiě)行譯碼器連接20V到所述閃存陣列的所有選擇柵極線。
44.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)抹除操作期間，所述寫(xiě)行譯碼器連接OV到所述被選的記憶頁(yè)的字符線，所述被選的記憶扇區(qū)中的所有其它字符線耦合到 20V，而所述閃存陣列中的所有其它記憶扇區(qū)的所有字符線被施加0V。
45.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，在一被選的記憶扇區(qū)中一被選的記憶區(qū)塊的一區(qū)塊抹除操作期間，所述寫(xiě)行譯碼器把OV連接到所述被選的記憶區(qū)塊的字符線，所述被選的記憶扇區(qū)中的所有其它字符線耦合到20V，而所述閃存陣列中的所有其它記憶扇區(qū)的所有字符線被施加0V。
46.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R快閃器件，其特征在于，在一扇區(qū)或芯片抹除操作期間，所述寫(xiě)行譯碼器連接OV到所述閃存陣列中的所有記憶扇區(qū)的所有字符線。
47.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，所述寫(xiě)行譯碼器更連接到所述閃存陣列的選擇柵極線，而在所述閃存陣列的一頁(yè)編程操作期間，所述讀行譯碼器與所述閃存陣列的所有選擇柵極線不再耦合，并且所述寫(xiě)行譯碼器連接15V和 20V之間的電壓到所述閃存陣列的選擇柵極線的其中之一。
48.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，所述寫(xiě)行譯碼器更耦合連接到所述閃存陣列的選擇柵極線，而在所述閃存陣列的一芯片抹除操作期間，所述讀行譯碼器與所有選擇柵極線不再耦合并且所述寫(xiě)行譯碼器連接OV到所述閃存陣列中的所有記憶扇區(qū)的所有選擇柵極線。
49.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)編程操作期間，所述寫(xiě)行譯碼器連接15V和20V之間的電壓到所述被選的記憶頁(yè)的字符線，并連接5V到所述被選的記憶扇區(qū)中的所有其它字符線，且施加OV到所述閃存陣列中的所有其它字符線。
50.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，所述寫(xiě)行譯碼器更耦接到所述閃存陣列的選擇柵極線，但在所述閃存陣列的一讀取操作期間，所述寫(xiě)行譯碼器與所有選擇柵極線不再耦合，并且所述讀行譯碼器連接上沖電壓Vboost到所述閃存陣列的選擇柵極線的其中之一。
51.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)中一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一讀取操作期間，所述寫(xiě)行譯碼器連接電源電壓Vdd或上沖電壓Vboost到所述被選的記憶扇區(qū)中所有字符線，并且施加OV到所述閃存陣列中的所有其它字符線。
52.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)中一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一讀取操作期間，所述讀行譯碼器連接上沖電壓Vboost到所述被選的記憶頁(yè)的選擇柵極線，并且施加OV到所述閃存陣列的中所有其它選擇柵極線。
53.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，每一所述 NAND為以基礎(chǔ)2T-N0R的快閃單元具有是一以NAND為基礎(chǔ)的雙多晶晶體管的存取晶體管， 該以NAND為基礎(chǔ)的雙多晶晶體管具有被短路至poly2選擇柵極的polyl浮動(dòng)?xùn)艠O。
54.如權(quán)利要求53所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在所述閃存陣列的一預(yù)先編程操作期間，所述讀行譯碼器連接OV到所述閃存陣列中的所有選擇柵極線。
55.如權(quán)利要求53所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)的一頁(yè)、區(qū)塊或扇區(qū)抹除操作期間，所述被選的記憶扇區(qū)中的所有選擇柵極線與所述讀行譯碼器不再耦合，以便浮動(dòng)并且被耦合到20V，而所述閃存陣列中的所有其它記憶扇區(qū)的所有選擇柵極線被施加0V。
56.如權(quán)利要求53所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在所述閃存陣列的一芯片抹除操作期間，所述閃存陣列中的所有選擇柵極線與所述讀行譯碼器不再耦合，以便浮動(dòng)并且被耦合到20V。
57.如權(quán)利要求53所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中一被選的記憶頁(yè)的一頁(yè)編程操作期間，所述讀行譯碼器連接5V到所述被選的記憶扇區(qū)中的所有選擇柵極線，并且施加OV到所述閃存陣列中的所有其它記憶扇區(qū)的所有選擇柵極線。
58.如權(quán)利要求53所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)中一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一讀取操作期間，所述讀行譯碼器連接上沖電壓Vboost到所述被選的記憶頁(yè)的選擇柵極線，并且施加OV到所述閃存陣列中的所有其它選擇柵極線。
59.如權(quán)利要求35所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，每一所述以NAND為基礎(chǔ)2T-N0R快閃單元具有由含有polyl或poly2選擇柵極的以NAND為基礎(chǔ)的單多晶晶體管制成的存取晶體管。
60.如權(quán)利要求59所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在所述閃存陣列的一預(yù)先編程操作期間，所述讀行譯碼器連接OV到所述閃存陣列中的所有的選擇柵極線。
61.如權(quán)利要求59所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)中的一頁(yè)、區(qū)塊或扇區(qū)的抹除操作期間，所述被選的記憶扇區(qū)中的所有選擇柵極線與所述讀行譯碼器不再耦合，以便浮動(dòng)并且耦合到20V，并且施加OV到所述閃存陣列中的所有其它記憶扇區(qū)的所有選擇柵極線。
62.如權(quán)利要求59所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在所述閃存陣列的一芯片抹除操作期間，所述閃存陣列中的所有選擇柵極線與所述讀行譯碼器不再耦合，以便浮動(dòng)并且耦合到20V。
63.如權(quán)利要求59所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)的一被選的記憶區(qū)塊中的一被選的記憶頁(yè)的一頁(yè)編程操作期間，所述讀行譯碼器連接5V到所述被選的記憶扇區(qū)中的所有選擇柵極線，并且施加OV到所述閃存陣列中的所有其它記憶扇區(qū)的所有選擇柵極線。
64.如權(quán)利要求59所述的以NAND為基礎(chǔ)的2T-N0R閃存器件，其特征在于，在一被選的記憶扇區(qū)中的一被選的記憶區(qū)塊的一被選的記憶頁(yè)的一讀取操作期間，所述讀行譯碼器連接上沖電壓Vboost到所述被選的記憶頁(yè)的選擇柵極線，并且施加OV到所述閃存陣列中的所有其它選擇柵極線。
65.一種以NAND為基礎(chǔ)的雙晶體管NOR(2T-N0R)快閃單元，包括一存儲(chǔ)晶體管，具有一單元柵極，連接到一 X方向的字符線、一第一漏極、和一第一源極，連接到與所述字符線垂直的Y方向的源極線；以及一存取晶體管，具有一選擇柵極、一第二源極，連接到所述存儲(chǔ)晶體管的第一漏極、和一第二漏極，連接到與所述源極線平行的位線；其特征在于，所述存儲(chǔ)晶體管和存取晶體管是以NAND為基礎(chǔ)的雙多晶晶體管，每一所述以NAND為基礎(chǔ)的雙多晶晶體管具有一浮動(dòng)?xùn)艠O，所述單元柵極和所述選擇柵極是poly2 柵極，并且該兩個(gè)浮動(dòng)?xùn)艠O由在該兩個(gè)poly2柵極之下的polyl層制成。
66.如權(quán)利要求65所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一單階單元，所述存取晶體管具有大致在0. 5V和IV之間以0. 75V為中心的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓、，代表一抹除狀態(tài)、以及大于4V 的第二臨界電壓，代表一編程狀態(tài)。
67.如權(quán)利要求65所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一多階單元，所述存取晶體管具有大致在0. 5V和IV之間以0. 75V為中心的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)，在OV和0. 5V 之間的第二臨界電壓，代表第一編程狀態(tài)、以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
68.如權(quán)利要求65所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元的抹除和編程操作是基于一 i^owler-Nordheim信道隧道程序，所述存儲(chǔ)晶體管的所述第一源極和所述第一漏極之間并無(wú)電壓差。
69.如權(quán)利要求65所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述polyl 浮動(dòng)?xùn)艠O和所述存取晶體管的所述選擇柵極一起被短路。
70.如權(quán)利要求69所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一單階單元，所述存取晶體管具有是所述polyl層的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)、以及大于4V的第二臨界電壓，代表一編程狀態(tài)。
71.如權(quán)利要求69所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一多階單元，所述存取晶體管具有是所述polyl層的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)，在OV和0. 5V之間的第二臨界電壓，代表第一編程狀態(tài)，以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
72.一種以NAND為基礎(chǔ)的雙晶體管N0R(2T-N0R)快閃單元，包括一存儲(chǔ)晶體管，具有一單元柵極，連接到一 X方向的字符線、一第一漏極和一第一源極，連接到與所述字符線垂直的Y方向的源極線；以及一存取晶體管，具有一選擇柵極、一連接到所述存儲(chǔ)晶體管的第一漏極的第二源極和一連接到與所述源極線平行的位線的第二漏極；其特征在于，所述存儲(chǔ)晶體管是一以NAND為基礎(chǔ)的雙多晶晶體管，具有是poly2的所述單元柵極和由在所述poly2柵極之下的polyl層制成的浮動(dòng)?xùn)艠O，而所述存取晶體管是一單多晶polyl或poly2 NMOS晶體管，具有是polyl或poly2柵極的所述選擇柵極。
73.如權(quán)利要求72所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一單階單元，所述存取晶體管具有是所述polyl或ploy2 NMOS晶體管的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)、以及大于4V的第二臨界電壓，代表一編程狀態(tài)。
74.如權(quán)利要求72所述的以NAND為基礎(chǔ)的2T-N0R快閃單元，其特征在于，所述2T-N0R 快閃單元是一多階單元，所述存取晶體管具有是所述polyl或ploy2 NMOS晶體管的臨界電壓的臨界電壓，而所述存儲(chǔ)晶體管具有小于-IV的第一臨界電壓，代表一抹除狀態(tài)、在OV和 0. 5V之間的第二臨界電壓，代表第一編程狀態(tài)、以及大于4V的第三臨界電壓，代表第二編程狀態(tài)。
全文摘要
一種雙晶體管NOR閃存單元具有由以NAND為基礎(chǔ)的制程制造的一對(duì)稱的源極和漏極結(jié)構(gòu)。該閃存單元包括由雙多晶NMOS浮動(dòng)?xùn)艠O晶體管制造的存儲(chǔ)晶體管和由雙多晶NMOS浮動(dòng)?xùn)艠O晶體管制造的存取晶體管，具有被短路的poly1和poly2的poly1 NMOS晶體管，或是單多晶的poly1或poly2 NMOS晶體管。該閃存單元透過(guò)使用Fowler-Nordheim信道隧道程序完成編程和抹除。一種以NAND為基礎(chǔ)的閃存器件包括平行排列于與字符線垂直的位線和源極線的快閃單元陣列。為閃存器件設(shè)計(jì)寫(xiě)行譯碼器和讀行譯碼器，以在頁(yè)、區(qū)塊、扇區(qū)或芯片中的預(yù)先編程驗(yàn)證、抹除驗(yàn)證和編程、讀操作中為閃存陣列提供適當(dāng)電壓。
文檔編號(hào)G06F12/00GK102498475SQ201080030077
公開(kāi)日2012年6月13日 申請(qǐng)日期2010年7月2日 優(yōu)先權(quán)日2009年7月10日
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