專利名稱：用于靠近硅過孔放置晶體管的方法及裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于通過對(duì)版圖的相對(duì)于硅過孔的應(yīng)力工程來提高集成電路性能的方法及系統(tǒng)，以及據(jù)此制造的制品。
背景技術(shù)：
長久以來就已知諸如硅和鍺之類的半導(dǎo)體材料表現(xiàn)出壓電電阻效應(yīng)(由機(jī)械應(yīng)力引起的電阻變化)。舉例而言，可參考通過引用并入于此的由C.S.Smith所著 的"Piezoresistance effect in germanium and silicon，，(Phys. Rev. vol. 94， PP. 42-49(l%4))。壓電電阻效應(yīng)已經(jīng)構(gòu)成某些種類的壓力傳感器以及應(yīng)變儀的基礎(chǔ)，但直到最近其才在集成電路的制造中受到關(guān)注。已經(jīng)開發(fā)出用于在單個(gè)晶體管級(jí)上對(duì)應(yīng)力對(duì)集成電路器件的表現(xiàn)的影響進(jìn)行建模的方法。這些方法例如包括利用技術(shù)型計(jì)算機(jī)輔助設(shè)計(jì)(TCAD)系統(tǒng)進(jìn)行的全尺度分析； 以及在通過引用并入于此的于2005年12月1日提交的美國專利申請(qǐng)?zhí)?1/^91，四4 (案卷號(hào)SYNP 0693-1)中所描述的方法?？梢允褂糜捎糜谠趩蝹€(gè)晶體管級(jí)上分析應(yīng)力影響的各種方法所表征的行為來推導(dǎo)器件的電路級(jí)參數(shù)(例如，SPICE參數(shù))，以供在宏觀級(jí)上對(duì)電路進(jìn)行后續(xù)分析。此類分析可以幫助預(yù)測電路是否將按預(yù)期工作，以及有多大裕量，或者設(shè)計(jì)或者版圖是否需要修改。對(duì)于受到由靠近晶體管溝道區(qū)域的淺溝槽隔離(STI)區(qū)域所造成的應(yīng)力影響的晶體管而言，往往可以通過應(yīng)用某些一般的經(jīng)驗(yàn)法則，比如將根據(jù)應(yīng)力分析被證明弱于預(yù)期的任何晶體管的寬度增大，從而作出修改。還可以使用其他技術(shù)來減輕已知的不期望的應(yīng)力、引入已知的期望應(yīng)力或者僅僅是提高整個(gè)版圖的一致性。見通過引用并入于此的美國專利公布號(hào) 2007-0202663(案卷號(hào) SYNP 0858-1)。由于集成電路尺度縮減在每個(gè)技術(shù)節(jié)點(diǎn)上都變得日益困難，所以三維(3D)集成技術(shù)已成為用以實(shí)現(xiàn)必要集成密度的可行替代選擇。3D集成提高了系統(tǒng)性能并且允許電路塊的異構(gòu)集成。許多3D集成技術(shù)包括使用硅過孔(TSV)的垂直互連。這些結(jié)構(gòu)是包含具有不同機(jī)械性質(zhì)的多種材料的復(fù)雜幾何結(jié)構(gòu)。在制造工藝中，這些幾何結(jié)構(gòu)經(jīng)受會(huì)在周圍的硅中引起熱-機(jī)械應(yīng)力的熱循環(huán)。TSV還在有源硅中引起熱失配應(yīng)力并且影響載流子遷移率。對(duì)于這些應(yīng)力的典型反應(yīng)是在它們周圍限定禁區(qū)，并且避免在禁區(qū)內(nèi)放置晶體管。 然而，在特定版圖中可能有眾多的TSV，而規(guī)避它們周圍的區(qū)域可能大幅減少可用于集成電路的空間量。

發(fā)明內(nèi)容
出現(xiàn)了在集成電路設(shè)計(jì)的版圖中考慮上述應(yīng)力的穩(wěn)健設(shè)計(jì)的機(jī)會(huì)?？梢援a(chǎn)生更好、更密集和更強(qiáng)大的電路、組件和系統(tǒng)。大體而言，本發(fā)明涉及用以表征、考慮或利用由于晶體管靠近TSV而引起的應(yīng)力的途徑。在一方面中，當(dāng)對(duì)電路進(jìn)行表征時(shí)，將晶體管相對(duì)于TSV的距離、角位移和/或取向考慮在內(nèi)。在另一方面中，將未考慮到晶體管與附近的TSV之間的物理關(guān)系的電路版圖如此修改。在又一方面中，宏單元包括TSV和附近電路的晶體管這兩者，并且針對(duì)該宏單元提供將晶體管與TSV之間的物理關(guān)系考慮在內(nèi)的仿真模型。在另一方面中，宏單元包括TSV 和附近電路的晶體管這兩者，并且將晶體管中的至少一個(gè)晶體管相對(duì)于其他晶體管旋轉(zhuǎn)。 在又一方面中，IC包括與TSV靠近到使溝道中的載流子遷移率改變?yōu)槌^先前所認(rèn)為的用于限定禁區(qū)的限度的晶體管。在另一方面中，IC包括與TSV靠近到使晶體管的開關(guān)速度改變?yōu)楦哂陂_關(guān)速度設(shè)計(jì)裕量的晶體管。對(duì)本發(fā)明的上述摘要是為了提供對(duì)本發(fā)明一些方面的基本理解而提供的。該摘要并不旨在標(biāo)識(shí)本發(fā)明的關(guān)鍵或根本要素，或者旨在劃定本發(fā)明的范圍。其全部用途在于作為在稍后介紹的更詳細(xì)描述的序言，以簡化形式介紹本發(fā)明的一些概念。在權(quán)利要求書、說明書以及附圖中描述了本發(fā)明的一些具體方面。


將要參考本發(fā)明的特定實(shí)施方式來對(duì)本發(fā)明進(jìn)行描述，并且將會(huì)對(duì)附圖作出參考，其中圖1示出了包含本發(fā)明特征的說明性數(shù)字集成電路設(shè)計(jì)流程的簡化表示。圖2A為包含4個(gè)TSV的硅襯底區(qū)域的簡化結(jié)構(gòu)的平面圖。圖2B為圖2A中的箱體220下方的三維空間的透視圖。圖2C為如圖2B中的虛線2M所指示的、圖2A的空間中xy平面的平面圖。圖3A為沿圖2C中的線226的載流子遷移率變化的標(biāo)繪圖。圖;3B為沿圖2C中的線228的載流子遷移率變化的標(biāo)繪圖。圖4和圖5為硅襯底的示例區(qū)域的平面圖。圖6為圖5的硅襯底的區(qū)域的視圖，其中2個(gè)晶體管已被旋轉(zhuǎn)。圖7為圖示出圖1的步驟100和112-1M的部分的流程圖。圖8是圖7中TSV認(rèn)知(TSV-aware)電路仿真步驟的細(xì)節(jié)。圖9是圖8中針對(duì)特定晶體管確定TSV認(rèn)知器件實(shí)例參數(shù)值的步驟的示例細(xì)節(jié)。圖IOA圖示了示例宏單元的電路符號(hào)。圖IOB為圖IOA的宏單元的晶體管級(jí)示圖。圖10C、圖11、圖12和圖13圖示了圖IOA的宏單元的各種版圖。圖14為可以用于實(shí)現(xiàn)包含本發(fā)明各方面的軟件的計(jì)算機(jī)系統(tǒng)的簡化框圖。
具體實(shí)施例方式以下描述被呈現(xiàn)用于使任何本領(lǐng)域中技術(shù)人員能夠制作和使用本發(fā)明，并且在特定應(yīng)用及其要求的背景下提供以下描述。對(duì)所公開的實(shí)施方式的各種修改對(duì)于本領(lǐng)域中技術(shù)人員將會(huì)是顯而易見的，并且在此定義的一般原理可以應(yīng)用到其他一些實(shí)施方式及應(yīng)用而不偏離本發(fā)明的精神及范圍。因此，本發(fā)明并不旨在限于所示出的實(shí)施方式，而是應(yīng)被給予符合在此公開的原理及特征的最寬范圍。圖1示出了說明性數(shù)字集成電路設(shè)計(jì)流程的簡化表示。在高層次上而言，該過程以產(chǎn)品構(gòu)思(步驟100)開始并且在EDA(電子設(shè)計(jì)自動(dòng)化)軟件設(shè)計(jì)過程(步驟110)中實(shí)現(xiàn)。當(dāng)設(shè)計(jì)定型時(shí)，可對(duì)其進(jìn)行流片(步驟127)。在流片后，發(fā)生生產(chǎn)過程(步驟150) 以及封裝及組裝過程(步驟160)，從而最終產(chǎn)生制成的集成電路芯片(結(jié)果170)。EDA軟件設(shè)計(jì)過程(步驟110)實(shí)際上包括若干個(gè)步驟112-130，為簡單起見而以線性方式示出。在實(shí)際的集成電路設(shè)計(jì)過程中，特定設(shè)計(jì)可能需要回到先前步驟，直到通過某些測試。類似地，在任何實(shí)際設(shè)計(jì)過程中，這些步驟可能以不同的順序及組合發(fā)生。因此，本描述是以背景及總體說明的方式而非作為針對(duì)特定集成電路的具體的或者建議的設(shè)計(jì)流程來提供的?，F(xiàn)在將要提供對(duì)EDA軟件設(shè)計(jì)過程(步驟110)的組成步驟的簡要描述。系統(tǒng)設(shè)計(jì)(步驟112)設(shè)計(jì)者描述他們想要實(shí)現(xiàn)的功能，他們可以進(jìn)行假定推測規(guī)劃以完善功能、檢查成本等。在該階段可以產(chǎn)生硬件-軟件架構(gòu)劃分。來自Synopsys， Inc.的可以在該步驟中使用的示例EDA軟件產(chǎn)品包括Model Architect、Saber、System Studio 禾口 DesignWare ⑧產(chǎn)品。邏輯設(shè)計(jì)與功能驗(yàn)證(步驟114)在該階段，編寫針對(duì)系統(tǒng)中模塊的VHDL或 Verilog代碼，并且針對(duì)功能精確性對(duì)設(shè)計(jì)進(jìn)行檢查。更具體而言，對(duì)設(shè)計(jì)進(jìn)行檢查以確保其響應(yīng)于特定輸入激勵(lì)而產(chǎn)生正確輸出。來自Synopsys，he.的可在該步驟中使用的示例 EDA 軟件產(chǎn)品包括 VCS、VERA、Designffare 、Magellan、Formality、ESP 和 LEDA 產(chǎn)品。針對(duì)測試的綜合及設(shè)計(jì)(步驟116)在此，將VHDL/Verilog轉(zhuǎn)換成網(wǎng)表?？梢葬槍?duì)目標(biāo)技術(shù)對(duì)該網(wǎng)表進(jìn)行優(yōu)化。此外，進(jìn)行對(duì)測試的設(shè)計(jì)及實(shí)現(xiàn)，以允許對(duì)制成的芯片進(jìn)行檢查。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括Design Compiler 、Physical Compiler、DFT Complier、Power Compiler、FPGA Complier、 TetraMax 禾口 DesignWare 產(chǎn)品。網(wǎng)表驗(yàn)證(步驟118)在該步驟中，針對(duì)與時(shí)序約束的符合性以及針對(duì)與VHDL/ Verilog源代碼的對(duì)應(yīng)性對(duì)網(wǎng)表進(jìn)行檢查。來自Synopsys，^ic.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括Formality、PrimeTime和VCS產(chǎn)品。設(shè)計(jì)規(guī)劃(步驟120)在此，針對(duì)時(shí)序和頂層布線構(gòu)建和分析芯片的整體平面布置。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括Astro和IC Compiler 產(chǎn)品。物理實(shí)現(xiàn)(步驟12 在該步驟進(jìn)行放置(電路元件的定位)和布線(電路元件的連接)。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括Astro和IC Compiler 產(chǎn)品。分析及提取(步驟124)在該步驟中，在晶體管級(jí)上對(duì)電路功能進(jìn)行驗(yàn)證，這繼而允許假定推測修正。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括 AstroRai 1、PrimeRai 1、PrimeTime 禾口 Star-RCXT 產(chǎn)品。物理驗(yàn)證(步驟126)在該步驟中執(zhí)行各種檢查功能以確保針對(duì)制造、電氣問題、 光刻問題以及電路的正確性。來自Synopsys，^ic.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括Hercules產(chǎn)品。流片(步驟127)該步驟提供用于生產(chǎn)用于光刻用途的掩模的“流片”數(shù)據(jù)，以生產(chǎn)定型的芯片。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括CATS(R) 系列產(chǎn)品。
分辨率增強(qiáng)(步驟128)該步驟涉及對(duì)版圖的幾何操縱以提高設(shè)計(jì)的可制造性。 來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括ftOteus JroteusAF和 PSMGen 產(chǎn)品。掩模數(shù)據(jù)準(zhǔn)備(步驟130)該步驟提供用于生產(chǎn)用于光刻用途的掩模的“流片”數(shù)據(jù)，以生產(chǎn)定型的芯片。來自Synopsys，Inc.的可在該步驟中使用的示例EDA軟件產(chǎn)品包括CATS (R)系列產(chǎn)品。TSV的應(yīng)力影響TSV的應(yīng)力影響可以根據(jù)相對(duì)于晶片材料的晶向的晶片及光刻取向而改變。本文所使用的“晶片取向”由其法線方向所定義，并且當(dāng)前在半導(dǎo)體制造中{100}方向族是標(biāo)準(zhǔn)方向。由于晶體對(duì)稱，{100}族中的所有特定方向都具有相同的壓電電阻性質(zhì)。雖然在此以花括號(hào)表示晶片取向方向族，但是如果在此參考特定方向，則該特定方向被包含在圓括號(hào)中，比如(100)。在此所使用的“晶片”還具有“主平面”方向。一直以來，晶片一般為碟形，除了沿圓周的一個(gè)扁平部分以外。晶片的“主平面”方向在此限定為與該扁平部分平行的方向。大多數(shù)現(xiàn)代晶片不再具有扁平部分，而是使用某些其他特征(比如凹口)來限定 “主平面”方向；盡管已經(jīng)不再有扁平部分，但由該特征所限定的方向在此仍然稱為“主平面方向”。另外，大多數(shù)現(xiàn)代光刻工藝將所有的晶體管定向成使得它們的縱向方向處于晶體方向的<110>族中。這些方向通常平行于晶片的主平面方向。定向在<110>方向上的晶體管有時(shí)在此本稱為具有“標(biāo)準(zhǔn)取向”。再一次，如本文中所使用的，雖然以尖括號(hào)表示光刻取向方向族，但是如果在此參考特定方向，則該特定方向被包含在方括號(hào)中，比如[110]。所有 <110>族中的特定方向均具有相同的壓電電阻性質(zhì)。圖2A、圖2B和圖2C(統(tǒng)稱圖2)圖示了包含4個(gè)TSV 212、214、216和218的硅襯底210的區(qū)域的簡化結(jié)構(gòu)。圖2A是該區(qū)域的平面圖。在該實(shí)施方式中，晶片定向于(001) 晶向上，并且主平面定向?yàn)榕c[110]方向平行，該方向與如圖中所示的χ軸相同。每個(gè)TSV 在平面圖中由被Si02絕緣阻擋層包圍的環(huán)形銅過孔所表示，但是在其他一些實(shí)施方式中可以針對(duì)導(dǎo)體及絕緣阻擋層二者使用其他材料。在制造具有TSV的硅晶片的過程中，結(jié)構(gòu)經(jīng)受從比如250攝氏度降至室溫( 25攝氏度)的冷卻。隨著結(jié)構(gòu)冷卻，硅材料和銅材料二者均會(huì)收縮，但是銅比硅收縮的更多。這導(dǎo)致硅中在與TSV圓周垂直的方向上(即，徑向)的拉伸應(yīng)力，而該拉伸應(yīng)力繼而導(dǎo)致硅中在與TSV圓周相切的方向上的壓縮應(yīng)力。應(yīng)力的大小隨著離TSV邊緣的距離的增大而減小。為了理解這些應(yīng)力對(duì)載流子遷移率(以及因此對(duì)晶體管性能)的影響，可以使用基于有限元方法(FEM)的3D仿真器對(duì)應(yīng)力進(jìn)行建模和分析。在本文所描述的一些仿真中 TSV是銅，而在其他一些仿真中TSV則是鎢。在一種簡化中，如箱體220所表示，假設(shè)了反射邊界條件，該條件允許對(duì)一個(gè)TSV 212的僅四分之一的應(yīng)力影響進(jìn)行仿真。在箱體220的線上標(biāo)識(shí)了 χ和y方向。圖2B是箱體220下方三維空間的透視圖。該視圖標(biāo)識(shí)了 x、y和 ζ方向。在箱體220上方是頂部部分222，該頂部部分222是仿真的涂抹材料，用于對(duì)晶片頂上的互連結(jié)構(gòu)的機(jī)械效應(yīng)進(jìn)行近似，其中機(jī)械性質(zhì)根據(jù)其成分的機(jī)械性質(zhì)得出。如果TSV 節(jié)距例如為15微米，則TSV直徑可以是3微米，并且阻擋層厚度可以是0. 18微米。圖2C 為圖2B的結(jié)構(gòu)中ζ法線平面的平面圖，如圖2B中的虛線2 所指示，該ζ垂直平面位于頂部硅表面220下方2nm處。
在仿真中，針對(duì)W01]晶片取向和[1 0]主平面取向確定圖2C的平面中的載流子
遷移率。發(fā)現(xiàn)在η型硅晶片的有源區(qū)域中的載流子遷移率變化明顯小于在P型硅晶片的有源區(qū)域中的載流子遷移率變化。還發(fā)現(xiàn)在有源硅區(qū)域中載流子遷移率的改變對(duì)于鎢TSV遠(yuǎn)小于銅TSV。圖3Α為沿圖2C中的線226的載流子遷移率變化的標(biāo)繪圖，該線2 位于圖2C的 ζ法線平面之中并且平行于χ軸并距xy平面IOnm (S卩，y = lOnm)。圖為圖2C中的線 228的載流子遷移率變化的標(biāo)繪圖，該線2 位于圖2C的ζ法線平面之中并且平行于y軸并距yz平面10nm(S卩，χ = IOnm)。在每個(gè)圖中示出了 4個(gè)標(biāo)繪圖每個(gè)針對(duì)η型硅或ρ型硅晶片材料以及銅TSV材料或鎢TSV材料的每種組合。在兩幅圖中均將載流子遷移率變化標(biāo)繪為取決于從阻擋層邊緣到距阻擋層邊緣約10微米處的距離?？梢钥闯?，載流子遷移率中由于機(jī)械應(yīng)力而造成的變化取決于位置。越接近TSV 的位置的載流子遷移率影響越高，而距離TSV的位置越遠(yuǎn)則載流子遷移率影響越低。另外， 載流子遷移率影響在η型硅和ρ型硅中不同，根據(jù)自TSV的方向而不同，并且根據(jù)TSV的材料性質(zhì)而不同。在η型硅中，在自TSV的任何方向和距離中僅稍微影響載流子遷移率。最為顯著的是銅TSV在ρ型硅中的載流子遷移率上所具有的影響。ρ型硅中沿χ方向的載流子遷移率在從緊鄰TSV之處大約25%的減小到距TSV約5微米的距離處僅5%的減小的范圍內(nèi)變動(dòng)。另一方面，沿y方向的載流子遷移率在從緊鄰TSV之處大約25%的增大到距 TSV約5微米處僅5%的增大的范圍內(nèi)變動(dòng)。盡管在圖3A或圖;3B中未示出，但是仿真還揭示了載流子遷移率中的改變沿著以TSV的中心為中心的固定半徑弧逐漸地從χ軸上的負(fù)值過渡到y(tǒng)軸上的正值。圖4為硅襯底的示例區(qū)域的平面圖，其同時(shí)示出了 TSV和晶體管。如在本文中所使用的，并不意欲在布置于襯底主體本身中或者布置在上覆層中的集成電路的實(shí)質(zhì)之間加以區(qū)分。例如，集成電路的所有特征，包括阱、擴(kuò)散、柵導(dǎo)體和互連全都在此等同地被描述為在襯底“上”或者在襯底“中”，并且并不意欲在這兩個(gè)詞語之間加以區(qū)分。參照?qǐng)D4，每個(gè)TSV由諸如410之類的圓圈表示，而每個(gè)晶體管(比如412)由分隔第一擴(kuò)散區(qū)416與第二擴(kuò)散區(qū)418的柵極層疊414所表示。根據(jù)晶體管通往電路中的互連，擴(kuò)散區(qū)中的一個(gè)充當(dāng)晶體管的源極，而另一個(gè)充當(dāng)漏極。晶體管溝道位于柵極層疊下方。圖4和圖5的繪圖在此用于討論η型溝道晶體管和ρ型溝道晶體管這兩者，因此圖4 和圖5中晶體管的類型在對(duì)它們做出參考的本文每個(gè)討論的上下文內(nèi)標(biāo)識(shí)。在圖4中，版圖在χ維度和y維度二者中在每對(duì)TSV之間僅設(shè)一個(gè)晶體管。圖5為硅襯底的另一示例區(qū)域的平面圖，其中許多晶體管位于TSV之間。在兩個(gè)示例附圖中，TSV和晶體管這兩者都放置在規(guī)則的網(wǎng)格中。這種規(guī)則性對(duì)于像存儲(chǔ)器陣列之類的高度重復(fù)電路可能是典型的，但對(duì)于在其中晶體管放置將顯得隨機(jī)得多的邏輯電路則是非典型的。并且，在兩個(gè)示例中所有的擴(kuò)散區(qū)具有相同寬度并且每對(duì)擴(kuò)散區(qū)僅用于單個(gè)晶體管。在許多版圖中，擴(kuò)散區(qū)往往被共享于不止一個(gè)晶體管之間，并且可以具有不同寬度。然而，圖4和圖5的規(guī)則版圖將服務(wù)于本討論。在圖4和圖5 二者的版圖示例中，所有晶體管都定向在標(biāo)準(zhǔn)方向上。這與現(xiàn)代集成電路光刻相符，至少對(duì)于數(shù)字電路而言是如此。具體而言，晶體管全都定向成使得它們的縱向方向與襯底的X維度一致。如本文中所使用的，晶體管的取向被認(rèn)為是其“縱向”方向的取向，而其縱向方向在此繼而被認(rèn)為是當(dāng)晶體管接通時(shí)從源極到漏極的電流的方向?！皺M向”方向垂直于縱向方向，并且垂直于電流的方向。晶體管的縱向方向和橫向方向二者在此均被認(rèn)為是“側(cè)向”方向，意思是平行于襯底表面的方向。其他“側(cè)向”方向包括那些平行于所述表面但以一定角度與橫向方向和縱向方向相交的方向(未示出)?！按怪薄狈较蚺c溝道的表面正交，并且因此而垂直于所有可能的側(cè)向方向。如本文中所使用，版圖中結(jié)構(gòu)的“長度”是其在縱向方向上的長度，而其“寬度”是其在橫向方向上的寬度。從晶體管412的版圖可以看出，其溝道的長度明顯小于其寬度，這對(duì)于邏輯電路中所使用的晶體管是典型的。 在圖4和圖5中還示出了 χ坐標(biāo)軸和y坐標(biāo)軸。在圖4和圖5的版圖中可以看到，不同晶體管將根據(jù)它們與附近TSV的距離以及它們?cè)谝訲SV的中心為中心的極坐標(biāo)系中的角位置而受到不同的影響。由于在非?？拷黅SV之處對(duì)遷移率的影響可能很顯著，因此現(xiàn)有技術(shù)一般會(huì)規(guī)定“遠(yuǎn)離區(qū)” 或“禁區(qū)”，在其中要避免放置晶體管。例如，在通過引用并入于此的由Vandevelde等 Λ. PJf StJ "Thermo-mechanics of 3D-ffafer Level and 3D Stacked IC Packaging Technologies" (9th Int. Conf. on Therm.，Mech. and Multi-Physics Simulations and Exper. in Microelec. and Micro-Systems, (EuroSimE), 2008, pp. 1-7)P 型溝道晶體管和η型溝道晶體管以及單獨(dú)地針對(duì)與[110]晶向平行及橫切的晶體管電流方向位置規(guī)定遠(yuǎn)離區(qū)。遠(yuǎn)離區(qū)看上去是被限定成與TSV的中心為中心的圓圈，并且半徑等于(在所有角度位置中)從TSV的中心到使遷移率改變幅度超過5%的最大距離。對(duì)于 Vandevelde等人所研究的特定材料，發(fā)現(xiàn)針對(duì)ρ型溝道晶體管的遠(yuǎn)離區(qū)在從針對(duì)1. 5微米半徑銅TSV的約2微米到針對(duì)4微米半徑銅TSV的約9微米的范圍中變動(dòng)。對(duì)于η型溝道晶體管，發(fā)現(xiàn)遠(yuǎn)離區(qū)在從針對(duì)3微米半徑銅TSV的約4微米到針對(duì)5微米銅TSV的約6. 5微米的范圍中變動(dòng)。對(duì)于具有2. 5微米半徑或者更小半徑的銅TSV，Vandevelde會(huì)允許緊鄰 TSV放置η型溝道晶體管。在圖5中，以虛線5 說明性地示出了按現(xiàn)有技術(shù)針對(duì)TSV 518 限定的遠(yuǎn)離區(qū)。然而，如從圖3A和圖;3B中可見，雖然對(duì)于沿相對(duì)于TSV的χ軸并靠近該TSV存在的標(biāo)準(zhǔn)取向P型溝道晶體管而言載流子遷移率顯著降低，但是如果P型溝道晶體管沿相對(duì)于TSV的y軸存在則遷移率顯著增強(qiáng)。因此，假設(shè)圖5中的晶體管是P型溝道晶體管，則晶體管510和晶體管514顯著增強(qiáng)，而晶體管512和晶體管516則顯著降低。晶體管520、 522,524和5 不受到TSV所導(dǎo)致的應(yīng)力的顯著影響，這是因?yàn)樗鼈兿鄬?duì)于TSV 518在與χ 軸成45度、135度、225度和315度的角位置處，在其中由TSV所引起的遷移率的改變接近于零。事實(shí)上，即使在剛剛超出TSV的邊緣的半徑上，對(duì)于距χ軸超過大約45度(根據(jù)TSV 的材料和尺寸，大約相差士8度)的角位置，遷移率變化為正值或者不大于5%的負(fù)值。因此如果P型溝道晶體管位于距χ軸足夠遠(yuǎn)的角位置，則沒有理由從按現(xiàn)有技術(shù)限定的“遠(yuǎn)離”半徑排除該P(yáng)型溝道晶體管。并且實(shí)際上如果P型溝道晶體管位于y軸上或者靠近y 軸之處，則將它們放置在該半徑內(nèi)可能是有利的。因此，在本發(fā)明的一個(gè)方面，在比從TSV 的中心起使遷移率改變幅度超過5%的最大距離(在所有角位置上)更加靠近TSV的距離上，以距χ軸偏離超過53度(45度+8度)的角位置來放置標(biāo)準(zhǔn)取向ρ型溝道晶體管。在圖5中，這些晶體管包括被放置在位置510、514、520、522、5M和5 處的ρ型溝道晶體管。 如本文中所使用的，晶體管的用于確定其與TSV的距離或者其與軸的角位移的目的的位置被認(rèn)為是晶體管的溝道區(qū)域的中心的位置。對(duì)于η型溝道晶體管而言，對(duì)遷移率的影響較小，但是如前所述，現(xiàn)有技術(shù)仍然針對(duì)一些材料和材料尺寸規(guī)定遠(yuǎn)離區(qū)。同樣地，遠(yuǎn)離區(qū)是半徑與(在所有角位置上)從TSV的中心起使遷移率改變幅度超過5%的最大距離相等的圓圈。因此，與針對(duì)P型溝道晶體管類似，在本發(fā)明的另一方面，在比從TSV的中心起使遷移率改變幅度超過5%的最大距離(在所有角位置上)更加靠近TSC的距離上，以距y軸偏離超過53度(45度+8度)的角位置來放置標(biāo)準(zhǔn)取向η型溝道晶體管。在圖5中，這些晶體管包括被放置在位置512、516、520、 522、524和526處的η型晶體管。另外，雖然如果應(yīng)力的取向與晶體管溝道相切則該壓縮應(yīng)力會(huì)降低ρ型溝道晶體管中的載流子遷移率，但是如果該應(yīng)力的取向與晶體管溝道成縱向則壓縮應(yīng)力會(huì)增強(qiáng)載流子遷移率。因此，由于TSV所引起的徑向應(yīng)力分量是拉伸性的并且TSV所引起的切向應(yīng)力分量是壓縮性的，所以在本發(fā)明的一個(gè)方面中，在Xy平面中旋轉(zhuǎn)靠近TSV的P型溝道晶體管從而使得它們的縱向方向與TSV的切向方向一致。作為一種特定情況，將相對(duì)于TSV沿χ 軸放置的P型溝道晶體管旋轉(zhuǎn)90度，以便使其定向?yàn)榕c徑向應(yīng)力分量相切。這可以在圖6 中看到，其中晶體管512和516已被旋轉(zhuǎn)90度?？梢詫?duì)在極坐標(biāo)系上位于315度與45度之間或者位于135度與225度之間的ρ型溝道晶體管做出相同的90度旋轉(zhuǎn)，并且將會(huì)獲得一些性能增強(qiáng)。通過旋轉(zhuǎn)得到的性能增強(qiáng)對(duì)于位于上文限定的所謂遠(yuǎn)離區(qū)內(nèi)的晶體管是最大的，但在該區(qū)之外仍然具有一些益處。注意，與標(biāo)準(zhǔn)取向的晶體管相切的晶體管取向并不是在所有的現(xiàn)代CAD軟件工具中都得到支持，而與標(biāo)準(zhǔn)取向成士45度的晶體管取向在更少的CAD軟件工具中得到支持。 甚至更少的CAD軟件工具支持不是與標(biāo)準(zhǔn)取向的士45度的整數(shù)倍的晶體管取向。因此，如本文中所使用的，如果晶體管定向在最接近軟件所支持的切向方向的角度上，則該晶體管相對(duì)于TSV “基本上切向地”定向。此外，即使對(duì)于遷移率降低的那些晶體管，也不需要規(guī)避TSV周圍的區(qū)域。對(duì)于給定的應(yīng)力分布和晶體取向，對(duì)晶體管性能的影響是可表征的。只要遷移率變化可被表征，則仍然可以成功地將此類晶體管包含到設(shè)計(jì)中。因此，本發(fā)明的又一方面為在TSV附近即使在η型溝道晶體管和P型溝道晶體管的遷移率降低的距離、取向和角位置處仍然包括η型溝道晶體管和P型溝道晶體管兩者。通常，電路設(shè)計(jì)者以針對(duì)開關(guān)速度的預(yù)定裕量來設(shè)計(jì)邏輯電路，并且以針對(duì)檢索速度的預(yù)定裕量來設(shè)計(jì)存儲(chǔ)器電路。這些裕量轉(zhuǎn)化為遷移率中根據(jù)標(biāo)稱量的具體百分比偏離，并且因此基于禁區(qū)區(qū)域理念，將會(huì)建議不將晶體管放置在其中遷移率變化大于這些具體百分比偏離的充分靠近TSV之處。但是由于遷移率變化可被表征，因此本發(fā)明的另一方面為在遷移率變化超過這些具體百分比偏離的充分靠近TSV之處包括η型溝道晶體管和P 型溝道晶體管。以另一種方式來講，本發(fā)明的一個(gè)方面為在充分靠近TSV之處包括如下η 型溝道晶體管和P型溝道晶體管，即在晶體管溝道中由TSV所引起的應(yīng)力會(huì)將晶體管的開關(guān)速度改變超過開關(guān)速度設(shè)計(jì)裕量或者檢索速度設(shè)計(jì)裕量(視情況而定)。對(duì)TSV附近晶體管的表征由于原型集成電路設(shè)計(jì)的制造是昂貴和耗時(shí)的，因此對(duì)于電路設(shè)計(jì)者而言典型的是首先使用計(jì)算機(jī)仿真工具來對(duì)他們的設(shè)計(jì)進(jìn)行仿真。以這種方式，可以在招致原型制造的時(shí)間和費(fèi)用之前做出更正。對(duì)于模擬性能驗(yàn)證以及行為預(yù)測特別有用的電路仿真器的一種流行系列被統(tǒng)稱為SPICE(重點(diǎn)為集成電路的仿真程序)。該系列包括原始的SPICE程序、該程序的眾多后續(xù)版本以及可從其他來源獲得的眾多分支。電路仿真器經(jīng)常用于但不限于預(yù)測及驗(yàn)證電路的穩(wěn)態(tài)模擬行為、電路的瞬態(tài)模擬行為以及電路的RF行為。一般而言，模擬電路仿真器通過在節(jié)點(diǎn)及器件方面描述電路來進(jìn)行工作。器件的每個(gè)端子構(gòu)成電路的節(jié)點(diǎn)。不同的節(jié)點(diǎn)可以連接在一起。每個(gè)器件由器件“模型”來描述， 該器件“模型”根據(jù)公式或者算法來定義性能度量，比如器件對(duì)其端子施加的電流/電壓關(guān)系。對(duì)特定種類的器件的性能度量進(jìn)行定義往往有若干種不同的模型可供使用。例如，有大量模型可用于描述金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MOSFET)，有些是針對(duì)快速計(jì)算而設(shè)計(jì)的而其他一些則是針對(duì)更好的精確性以及針對(duì)將特定的半導(dǎo)體效應(yīng)考慮在內(nèi)而設(shè)計(jì)的。 通常，模型要求用戶指定應(yīng)用于該模型所表示的所有晶體管的若干個(gè)全局參數(shù)的取值，并且可選地還允許用戶設(shè)定將應(yīng)用于僅一個(gè)特定晶體管實(shí)例的若干個(gè)實(shí)例參數(shù)的取值。一些模型基于要由用戶明確輸入的參數(shù)值，比如VTO和Ι0Ν，但是大多數(shù)都基于諸如溝道長度和寬度之類的晶體管版圖特性。SPICE電路仿真器可以執(zhí)行若干類型的電路分析。每種類型的電路分析在給定來自一個(gè)或多個(gè)電路器件(比如時(shí)變電壓或電流源)的電激勵(lì)的情況下對(duì)一個(gè)或多個(gè)節(jié)點(diǎn)處電路的電特性進(jìn)行計(jì)算。分析類型包括但不限于非線性DC分析計(jì)算DC轉(zhuǎn)移曲線。非線性瞬態(tài)分析計(jì)算當(dāng)施加大信號(hào)時(shí)根據(jù)時(shí)間的電壓及電流。線性AC分析計(jì)算根據(jù)頻率的輸出。生成波特圖(bode plot)。噪聲分析計(jì)算噪聲特性。敏感性分析計(jì)算一個(gè)或多個(gè)電特性對(duì)一個(gè)或多個(gè)輸入中變化的敏感性。失真分析計(jì)算一個(gè)或多個(gè)節(jié)點(diǎn)處相對(duì)于一個(gè)或多個(gè)輸入處信號(hào)的失真特性。傅里葉分析計(jì)算并標(biāo)繪一個(gè)或多個(gè)節(jié)點(diǎn)處的頻譜。技術(shù)型計(jì)算機(jī)輔助設(shè)計(jì)(TCAD)模型經(jīng)常用于在單個(gè)的晶體管級(jí)上對(duì)集成電路器件的行為進(jìn)行建模。在該級(jí)上表征的行為可被反饋用于改進(jìn)電路版圖或者制造工藝，或者它們可以用于推導(dǎo)器件的電路級(jí)參數(shù)(例如，SPICE參數(shù))以供在宏觀級(jí)上進(jìn)行后續(xù)分析。 TCAD分析早已能夠?qū)?yīng)力效應(yīng)考慮在內(nèi)，但僅僅是通過執(zhí)行單個(gè)晶體管或者芯片的很小分段的3維有限元分析。然而，獲得精確結(jié)果所需的計(jì)算時(shí)間將對(duì)此類分析的利用限于僅包含若干個(gè)晶體管的芯片版圖的小區(qū)域。例如，執(zhí)行TCAD分析以獲得針對(duì)大于約12個(gè)晶體管或者大約2-3個(gè)擴(kuò)散區(qū)的版圖區(qū)域的合理精確的電路級(jí)參數(shù)尚不切實(shí)際。即使如此，獲得合理準(zhǔn)確的結(jié)果仍需要平均每個(gè)晶體管高達(dá)數(shù)小時(shí)的巨量CPU時(shí)間。即使計(jì)算能力會(huì)提高，但所需的計(jì)算時(shí)間仍會(huì)繼續(xù)使這種方法對(duì)于芯片版圖的任何大分段而言過度昂貴。SPICE中經(jīng)簡化的晶體管模型被提供用于針對(duì)在其中完整有限元分析的精確性并不關(guān)鍵的情況大幅降低對(duì)電路進(jìn)行仿真所必需的計(jì)算能力。簡化模型正不斷經(jīng)歷改進(jìn)，所作的努力通常是在繼續(xù)避免完整的有限元分析的同時(shí)改善仿真精確性。在 R. A. Bianchi 等人所著的“Accurate Modeling of Trench Isolation Induced Mechanical Stress Effects on MOSFET Electrical Performance，， (IEEE IEDM Tech.Digest， pp.117 120(Dec.20(^))和美國專利公布號(hào)2002/0173588G003)中描述了一種已幵發(fā)出的用于將對(duì)電子和空穴遷移率的應(yīng)力效應(yīng)考慮在內(nèi)的簡化模型，上述文獻(xiàn)全都通過引用并入于此。該模型的具有一些附加擬合項(xiàng)以及參數(shù)的變體被包含在Berkeley BSIM 標(biāo)準(zhǔn)模型修改版4. 3. 0中。參見通過引用并入于此的、可從http://www. device, eecs. berkeley.edu/ bsim3/BSIM4/BSIM430/doc/BSIM430_Enhancement. pdf (the Length of Diffusion (LOD)model)獲得的、由 Xuemei (Jane)Xi 等人所著的 “BSIM4. 3. 0 Model, Enhancements and Improvements Relative to BSIM4. 2. I" (University of California at Berkeley (2003))。還提出了其他的簡化模型，比如在通過引用并入于此的于2005年12 月 1Of Stress Impact On Transistor Performance，，的_IS
專利申請(qǐng)?zhí)枮?1Λ91，294律師案號(hào)為SYNP 0693-1中所描述的模型。伴隨SPICE的各種實(shí)現(xiàn)方式而原生地提供了大量的晶體管模型。此外，大多數(shù)半導(dǎo)體制造承包商，比如TSMC，為它們的客戶提供包含用于在不同情況下使用的數(shù)百種或者數(shù)千種不同的SPICE晶體管模型的“技術(shù)文件”。像SPICE程序本身那樣，該技術(shù)文件存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)中，以供以該形式交付給客戶。備選地或者附加地，該技術(shù)文件可以以電子方式傳輸給客戶，客戶繼而將其存儲(chǔ)在它們自己的計(jì)算機(jī)可讀介質(zhì)上。如本文中所使用的，計(jì)算機(jī)可讀介質(zhì)是在其上可以存儲(chǔ)信息并由計(jì)算機(jī)系統(tǒng)讀取的介質(zhì)。示例包括軟盤、硬盤驅(qū)動(dòng)器、RAM、⑶、DVD、閃存、USB驅(qū)動(dòng)器等。計(jì)算機(jī)可讀介質(zhì)可以以編碼格式存儲(chǔ)信息，其被解碼用于在特定數(shù)據(jù)處理系統(tǒng)中的實(shí)際使用。在本文中所使用的術(shù)語“單個(gè)計(jì)算機(jī)可讀介質(zhì)”還可以包括不止一個(gè)物理項(xiàng)，諸如多個(gè)CD-ROM或者RAM的多個(gè)區(qū)段，或者若干種不同種類介質(zhì)的組合。現(xiàn)有SPICE晶體管模型并未明確地將源自TSV的應(yīng)力考慮在內(nèi)。然而，有可能使用TVS未認(rèn)知(TVS-imaware)晶體管模型，其器件實(shí)例參數(shù)中的一個(gè)或多個(gè)基于特定晶體管中由TSV引起的應(yīng)力而被適當(dāng)?shù)匦薷?。許多晶體管模型將它們的輸入?yún)?shù)分成“全局” 參數(shù)，適用于所調(diào)用的模型所針對(duì)的所有晶體管；以及“實(shí)例”參數(shù)，僅適用于一個(gè)或幾個(gè)特定的指定晶體管。對(duì)于一些種類的模型，實(shí)例參數(shù)可以完全地凌駕于對(duì)應(yīng)的全局參數(shù)之上。 亦即，如果針對(duì)特定晶體管指定了實(shí)例參數(shù)值，則模式使用該實(shí)例參數(shù)值代替對(duì)應(yīng)的全局參數(shù)的值來執(zhí)行其計(jì)算。對(duì)于其他一些種類的模型，實(shí)例參數(shù)可能僅僅調(diào)整對(duì)應(yīng)的全局參數(shù)。亦即，如果針對(duì)特定晶體管指定了實(shí)例調(diào)整參數(shù)值，則模型使用由針對(duì)實(shí)例參數(shù)指定的值進(jìn)行調(diào)整的對(duì)應(yīng)全局參數(shù)值來執(zhí)行其計(jì)算。對(duì)于各種模型中的各種參數(shù)而言，調(diào)整可以是加法性的、乘法性的或者以某種其他形式施加。例如，實(shí)例調(diào)整參數(shù)DELVTO是加法性的 (添加至全局參數(shù)VTO (零偏置閾值電壓))，而實(shí)例調(diào)整參數(shù)MULUO則是乘法性的(全局參數(shù)UO (零偏置表面遷移率系數(shù))的倍數(shù))。因此，在本發(fā)明的一個(gè)方面中，創(chuàng)建估算TSV周圍的三維應(yīng)力分布的資源?？梢允褂弥圃旃に嚵鞒痰腡CAD仿真來估算每個(gè)點(diǎn)處的應(yīng)力。該資源在機(jī)器可讀介質(zhì)上以表格形式或者公式形式存儲(chǔ)應(yīng)力分布。可以隨后查詢?cè)撡Y源以確定在靠近TSV的每個(gè)晶體管的溝道中由TSV引起的應(yīng)力，并且繼而可以使用公知的壓電電阻公式將應(yīng)力轉(zhuǎn)換成針對(duì)該晶體管的所需器件實(shí)例參數(shù)。例如，如果資源在TSV附近的每個(gè)特定點(diǎn)處指定三個(gè)應(yīng)力分量 σχχ, C5yy和σζζ，則可以隨后根據(jù)以下公式計(jì)算針對(duì)位于該特定點(diǎn)處的特定晶體管的器件
實(shí)例參數(shù) ^ stressed^ ^ unstressed *]■! stressed^ ^ unstressed 丄+Ρχ。xx+Py。yy+Pz。zz‘
其中Pstressed是半導(dǎo)體中的在應(yīng)力(σχχ、Oyy和σζζ)下的載流子遷移率， μ 是在無應(yīng)力半導(dǎo)體中的載流子遷移率，并且IVPy和κ是針對(duì)特定半導(dǎo)體類型、特定晶體管的載流子類型(空穴或電子)以及特定晶體管的溝道表面的晶體取向和電流方向的壓電系數(shù)。備選地，一旦估算了 TSV周圍的應(yīng)力分布，則可以先行計(jì)算對(duì)器件實(shí)例參數(shù)值的轉(zhuǎn)換并將其存儲(chǔ)在資源中。在這種情況下，該資源應(yīng)當(dāng)不僅根據(jù)晶體管相對(duì)于TSV的位置而是還根據(jù)晶體管類型(P型溝道或η型溝道)、相對(duì)于TSV的取向以及任何其他所期望的參數(shù)(諸如特定晶體管的溝道表面的晶體取向以及電流方向)來報(bào)告器件實(shí)例參數(shù)值。在又一備選中，使用制造工藝來制造實(shí)際的測試結(jié)構(gòu)，并且對(duì)它們的電性質(zhì)進(jìn)行測量。在統(tǒng)計(jì)歸約后，使用曲線擬合或者其他數(shù)值建模技術(shù)來表達(dá)針對(duì)位于TSV附近每個(gè)點(diǎn)處的晶體管的所需器件實(shí)例參數(shù)值。再一次，資源根據(jù)晶體管相對(duì)于TSV的位置、晶體管類型(P型溝道或η型溝道)、相對(duì)于TSV的取向等等來報(bào)告器件實(shí)例參數(shù)值，并將關(guān)系存儲(chǔ)在數(shù)據(jù)庫中或者以公式形式存儲(chǔ)在機(jī)器可讀介質(zhì)上?？蓟SV接沂件的版圖的修改可以迭代地修改包括靠近TSV的晶體管的電路或者版圖，以便更好地實(shí)現(xiàn)所設(shè)計(jì)的特性。圖7為圖示在實(shí)現(xiàn)本發(fā)明的一些方面中涉及的步驟100和112-124(圖1)的各部分的流程圖。這些步驟中的大多數(shù)步驟可以在軟件的控制下由計(jì)算機(jī)系統(tǒng)執(zhí)行。像在此的所有流程圖的情況那樣，應(yīng)當(dāng)理解圖7中的許多步驟可以結(jié)合起來，并行地執(zhí)行或者以不同順序執(zhí)行，而不影響所實(shí)現(xiàn)的功能。在大致與圖1中的步驟100和112-120對(duì)應(yīng)的步驟710中，設(shè)計(jì)者指定電路設(shè)計(jì)。如本文中所使用的，“集成電路設(shè)計(jì)”是在從VHDL綜合之后以及在版圖之前的晶體管級(jí)設(shè)計(jì)。設(shè)計(jì)者可以通過在晶體管級(jí)上指定集成電路設(shè)計(jì)，或者通過在更高的級(jí)上指定集成電路設(shè)計(jì)并且通過一個(gè)或多個(gè)子步驟將其手動(dòng)地或自動(dòng)地 (例如，通過計(jì)算機(jī))轉(zhuǎn)換成晶體管級(jí)，來“指定”集成電路設(shè)計(jì)。此外，本文中所使用的術(shù)語“電路”無需為“完整”電路；電路部分就足以構(gòu)成本文所使用的術(shù)語“電路”。出于本發(fā)明一些方面的目的，在步驟710中的集成電路設(shè)計(jì)中，設(shè)計(jì)者已經(jīng)(明確地或者隱含地)指定了針對(duì)每個(gè)晶體管所期望的溝道長度/寬度(L/W)比率。由于在典型的集成電路技術(shù)中大多數(shù)晶體管溝道長度都相同，因此實(shí)際上對(duì)L/W的指定還是對(duì)每個(gè)晶體管的溝道寬度對(duì)于每個(gè)其他晶體管的溝道寬度所具有的比率的指定。在L/W比率的選擇中考慮到許多因素，其中之一是處于導(dǎo)通狀態(tài)中的晶體管的最低要求的運(yùn)載電流的能力 Ion。特別是，已知在不考慮應(yīng)力時(shí)，晶體管的Ion大致與其溝道寬度成比例。亦即，一個(gè)晶體管的Ion對(duì)第二晶體管的Ion的比率大致等于它們的溝道寬度的比率。因此如果要求一個(gè)晶體管向下游電路供應(yīng)的電流是要求第二晶體管供應(yīng)的電流的2倍，則第一晶體管將被指定2倍于第二晶體管的溝道寬度?；谠撛?，可以根據(jù)指定給集成電路設(shè)計(jì)中不同晶體管的相對(duì)溝道寬度確定設(shè)計(jì)者針對(duì)這些晶體管所想要的Ion比率。通常，設(shè)計(jì)在文件或數(shù)據(jù)庫中表示，并且存儲(chǔ)在計(jì)算機(jī)系統(tǒng)可以訪問的計(jì)算機(jī)可讀介質(zhì)上。數(shù)據(jù)庫包括“網(wǎng)表”， 其為電路設(shè)計(jì)中所用的所有器件以及它們之間的互連的列表。對(duì)于許多晶體管而言，該網(wǎng)表還指定要在SPICE仿真中使用的晶體管模型，以及針對(duì)每個(gè)晶體管的任何器件實(shí)例參數(shù)值。器件實(shí)例參數(shù)值伴隨其他事項(xiàng)指示出L/W，但是不指示任何由TSV引起的晶體管性能變化。
在步驟712中，電路設(shè)計(jì)經(jīng)歷“放置”以及可選地還經(jīng)歷“布線”，從而產(chǎn)生“版圖”。 步驟712大致對(duì)應(yīng)于步驟122(圖1)的部分，并且在軟件控制下由計(jì)算機(jī)系統(tǒng)執(zhí)行。如本文中所使用的，“版圖”限定了一組掩模，當(dāng)這組掩模在制造工藝中應(yīng)用時(shí)，一同限定集成電路器件的物理特征。這些特征可以包括但不限于晶體管源極、漏極以及溝道區(qū)域、擴(kuò)散區(qū)域、 STI區(qū)域、TSV等，并且這些特征一同限定電路結(jié)構(gòu)，比如在集成電路設(shè)計(jì)中所指定的晶體管。如在本文中所使用的那樣，由“版圖”限定的術(shù)語掩?？梢?并且通常會(huì))在它們被定型用于生產(chǎn)之前經(jīng)歷一個(gè)或多個(gè)后處理步驟，比如步驟126-130(圖1)。雖然版圖通常針對(duì)所有制造工藝步驟限定掩模，但是應(yīng)當(dāng)明白，對(duì)于本發(fā)明的一些方面，僅需將集成電路設(shè)計(jì)編譯到版圖限定比所有這些掩模更少的掩模的地步。例如，對(duì)于一些方面而言，版圖尚不需要限定針對(duì)所謂“后端”制造步驟(比如布線層和過孔層的形成)的掩模。版圖通常在另一標(biāo)準(zhǔn)格式文件或數(shù)據(jù)庫中表示，例如使用標(biāo)準(zhǔn)GDSII格式，并且存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)上。 版圖文件指定芯片設(shè)計(jì)的各層上的各個(gè)元件(包括晶體管特征和TSV)的幾何結(jié)構(gòu)O維形狀、尺寸、位置和取向)，但不限于此。在步驟714中，以下文所描述的方式由計(jì)算機(jī)系統(tǒng)執(zhí)行TSV-認(rèn)知電路仿真。計(jì)算電路的期望電特性，并且在步驟718中計(jì)算機(jī)系統(tǒng)確定電路或電路分段的電特性是否匹配目標(biāo)值。如果不匹配，則可以修改版圖(步驟720)或者可以修改電路設(shè)計(jì)本身(步驟721)。 如果要在步驟720中修改版圖，則有若干種不同的技術(shù)可用于此，以處置性能參數(shù)的應(yīng)力修改。在一種實(shí)施方式中，這些修改可以由設(shè)計(jì)者手動(dòng)地進(jìn)行，而在另一實(shí)施方式中，它們可以在軟件控制下由計(jì)算機(jī)自動(dòng)地完成。即使是在手動(dòng)完成的情況中，通常設(shè)計(jì)者使用計(jì)算機(jī)來執(zhí)行修改。在一方面，可以將晶體管移動(dòng)到相對(duì)于TSV的不同位置。例如，其可以被移動(dòng)到距TSV更大或更小的距離，或者移動(dòng)到相對(duì)于TSV的不同角位置。在另一方面，可以旋轉(zhuǎn)晶體管以使其縱向維度被定向?yàn)榕cTSV相切，或者其可以如圖6所示被簡單地旋轉(zhuǎn)90 度。在又一示例中，可以調(diào)整晶體管溝道寬度，以更好地匹配設(shè)計(jì)者想要的強(qiáng)度比率。例如， 如果在版圖中第一晶體管的溝道寬度大約為第二晶體管的溝道寬度的3倍，則可以假設(shè)設(shè)計(jì)者想要使第一晶體管的Ion是第二晶體管的Ion的3倍。這種3 1的強(qiáng)度比率在此稱為目標(biāo)比率，并且在將應(yīng)力效應(yīng)考慮在內(nèi)之前，在版圖上造成3 1的溝道寬度比率。然而， 一旦考慮到由TSV引起的應(yīng)力效應(yīng)，則在步驟714中的分析可能指示出實(shí)際的強(qiáng)度比率顯著不同于3 1。因此，在步驟720中，設(shè)計(jì)者或者計(jì)算機(jī)系統(tǒng)可以增大晶體管中一個(gè)的溝道寬度(即，擴(kuò)散寬度)，或者減小另一個(gè)的溝道寬度，或者二者相結(jié)合，以實(shí)現(xiàn)3 1的目標(biāo)強(qiáng)度比率。注意，在最后提到的版圖修改技術(shù)中，僅僅修改所討論的特定晶體管的溝道寬度往往是不夠的。增大的溝道寬度還導(dǎo)致增大的電容，這往往要求增強(qiáng)上游驅(qū)動(dòng)電路以作出適應(yīng)。另一方面，減小的溝道寬度減弱了晶體管的驅(qū)動(dòng)能力，這可能要求對(duì)下游電路的調(diào)整。因此，在做出版圖修改后，建議針對(duì)受影響的晶體管計(jì)算新的SPICE模型參數(shù)并且重新運(yùn)行電路仿真，以確保電路仍將按預(yù)期工作。如果修改了版圖(步驟720)，則過程返回到步驟714以進(jìn)行經(jīng)修改版圖的新的 TSV認(rèn)知仿真。如果修改了電路設(shè)計(jì)本身(步驟721)，則過程返回到步驟721以對(duì)電路設(shè)計(jì)或者其經(jīng)修改的部分再次構(gòu)圖。另一方面，如果在步驟718中確定電路行為可以接受，則在一種實(shí)施方式中，可以考慮該確定以構(gòu)成整個(gè)過程的輸出。該輸出優(yōu)選地用于批準(zhǔn)根據(jù)該版圖的掩模組以及隨后的實(shí)際器件的制造(步驟728)，并且過程的輸出是掩模組或者實(shí)際器件。制造步驟7 包括圖1中EDA過程的后續(xù)步驟，比如分析及提取步驟IM等。如本文中所使用的，針對(duì)由TSV引起的應(yīng)力效應(yīng)而修改的版圖有時(shí)在此被稱為是“根據(jù)”單獨(dú)的步驟712、714、718、720和721中的每一個(gè)而形成的。圖8為圖7中TSV認(rèn)知仿真步驟714的細(xì)節(jié)。在步驟810中，通過電路中或者電路的分段中的所有晶體管執(zhí)行循環(huán)。這可以是全面得多的循環(huán)的一部分，除用于TSV建模之外還用于出于許多其他目的對(duì)網(wǎng)表進(jìn)行反向標(biāo)注。在步驟812中，確定晶體管是否位于到TSV的閾值距離內(nèi)。如果不是，則循環(huán)進(jìn)行到電路中的下一晶體管(或者進(jìn)行到循環(huán)中對(duì)于理解本發(fā)明而言并不重要的其他步驟)。步驟812中的閾值距離可以預(yù)定義，比如10 微米或20微米，并且針對(duì)ρ型溝道晶體管的閾值距離可以大于針對(duì)η型溝道晶體管的閾值距離。閾值距離還可以根據(jù)諸如相對(duì)于TSV的角位置之類的其他特征而定。步驟812在圖 8中以虛線示出，這是因?yàn)樵谝环N實(shí)施方式中不執(zhí)行距離測試并且所有晶體管經(jīng)歷隨后的步驟。如果當(dāng)前晶體管位于到TSV的閾值距離內(nèi)，則在步驟814中確定針對(duì)當(dāng)前晶體管的TSV認(rèn)知器件實(shí)例參數(shù)值。這些參數(shù)可以包括如上所述的MULUO和/或DELVT0，但不限于此。注意，在該步驟中還可將對(duì)器件實(shí)例參數(shù)值的除因TSV的接近性而造成的應(yīng)力以外的其他影響考慮在內(nèi)。如本文中所使用的，“認(rèn)知”也不排除其他一些影響。在步驟816中， 用剛確定的TSV認(rèn)知器件實(shí)例參數(shù)值來反向標(biāo)注針對(duì)當(dāng)前晶體管的網(wǎng)表?xiàng)l目，并且過程返回到循環(huán)步驟810以考慮下一晶體管。在循環(huán)完成并且已考慮電路或電路的期望分段中的所有晶體管并根據(jù)需要反向標(biāo)注之后，繼而在步驟818中使用經(jīng)反向標(biāo)注的網(wǎng)表以及某版本的SPICE或其他電路仿真器對(duì)電路進(jìn)行仿真。根據(jù)何種TSV引發(fā)應(yīng)力資源在特定實(shí)施方式中可用而不同地執(zhí)行對(duì)針對(duì)特定晶體管的TSV認(rèn)知器件實(shí)例參數(shù)值進(jìn)行確定的步驟814。在其中資源根據(jù)晶體管相對(duì)于TSV 的位置(以及可選的其他選擇因素)報(bào)告器件實(shí)例參數(shù)值的實(shí)施方式中，該步驟814只涉及查找針對(duì)當(dāng)前晶體管的選擇因素，將它們提供給資源，以及接收由資源所報(bào)告的器件實(shí)例參數(shù)。備選地，在其中資源僅報(bào)告晶體管相對(duì)于TSV的每個(gè)位置上的二維或三維應(yīng)力向量的實(shí)施方式中，可以使用圖9的過程來確定針對(duì)特定晶體管的TSV認(rèn)知器件實(shí)例參數(shù)值。參照?qǐng)D9，在步驟910中，首先確定在當(dāng)前晶體管的溝道中的應(yīng)力向量是什么。這當(dāng)然取決于晶體管和TSV的位置、取向和其他幾何特征。這些因素從版圖文件912獲得。繼而對(duì)TSV引發(fā)應(yīng)力資源做出參考，以確定在晶體管溝道中或者在溝道內(nèi)的多點(diǎn)處的TSV引發(fā)的應(yīng)力向量。在步驟914中，將溝道中的應(yīng)力轉(zhuǎn)換成器件實(shí)例參數(shù)。優(yōu)選地但并非必要地，使用通過引用并入于此的于2005年12月1日提交的標(biāo)題為“Analysis of Stress Impact on Transistor Performance”的美國專利申請(qǐng)?zhí)?1/291，294 (案卷號(hào)SYNP 0693-1)中所描述的技術(shù)來完成轉(zhuǎn)換。這些技術(shù)成為優(yōu)選是因?yàn)榭梢允顾鼈冊(cè)诙喟鎴D修改迭代中以足夠的速度并且以足夠的精確性對(duì)大版圖區(qū)域中的晶體管進(jìn)行分析。大體而言，該技術(shù)涉及首先針對(duì)要分析的每個(gè)晶體管在該晶體管的溝道中選擇若干個(gè)采樣點(diǎn)。繼而對(duì)每個(gè)采樣點(diǎn)處的應(yīng)力向量進(jìn)行近似(或者其已從步驟910中獲知)。這些應(yīng)力向量不僅可以將由TSV引起的應(yīng)力考慮在內(nèi)，而且還可以將來自其他來源的應(yīng)力考慮在內(nèi)。根據(jù)應(yīng)力向量確定對(duì)所關(guān)注的晶體管特性的影響，比如在特定采樣點(diǎn)處的遷移率由應(yīng)力引起的變化。繼而在溝道中所有采樣點(diǎn)處對(duì)這些特性的值取平均以對(duì)整個(gè)溝道的平均應(yīng)力調(diào)整值做出近似，并繼而變換成用作器件實(shí)例參數(shù)所需的任何形式。TSV宏單元還可以預(yù)先設(shè)計(jì)包含與TSV靠近的晶體管的電路或版圖并將其作為宏單元(如本文中所使用的，可以是標(biāo)準(zhǔn)單元)提供給設(shè)計(jì)者。集成電路設(shè)計(jì)者對(duì)已針對(duì)特定種類電路(諸如，邏輯門、較大的邏輯功能、存儲(chǔ)器以及甚至整個(gè)處理器或系統(tǒng))設(shè)計(jì)的宏單元加以利用是很常見的。這些宏單元被提供在庫中，該庫可以獲得自諸如代工廠、ASIC公司、 半導(dǎo)體公司、第三方IP提供商以及甚至EDA公司之類的多種來源，并且由設(shè)計(jì)者在設(shè)計(jì)更大的電路時(shí)使用。每個(gè)宏單元通常包含下列信息，諸如用于示意圖的圖形符號(hào)；用于如 Verilog之類硬件描述語言的文本；對(duì)所包含的電路中的器件、它們之間的互連以及輸入及輸出節(jié)點(diǎn)做出描述的網(wǎng)表；以諸如GDSII之類的一種或多種幾何描述語言的電路的版圖 (物理表示)；供放置及布線系統(tǒng)使用的所包含的幾何結(jié)構(gòu)的摘要；設(shè)計(jì)規(guī)則檢查組；供邏輯仿真器和電路仿真器使用的仿真模型；等等。一些庫可以包括針對(duì)每個(gè)宏單元的較少信息，而其他一些庫則可以包含較多信息。在一些庫中，在單獨(dú)的文件中提供條目，而在其他一些庫中條目則被結(jié)合在單個(gè)文件中，或者被結(jié)合進(jìn)包含針對(duì)多個(gè)不同宏單元的條目的一個(gè)文件中。在所有情況中，文件存儲(chǔ)并分布在計(jì)算機(jī)可讀介質(zhì)上，或者以電子形式送達(dá)用戶并由用戶存儲(chǔ)在計(jì)算機(jī)可讀介質(zhì)上。宏單元庫往往包含同一邏輯功能在面積、速度和/或功耗上有所不同的多個(gè)版本，以便允許設(shè)計(jì)者或者自動(dòng)化工具具有在這些特性之間進(jìn)行折衷的選項(xiàng)。宏單元庫還可以被認(rèn)為是宏單元的數(shù)據(jù)庫。本文中所使用的術(shù)語“數(shù)據(jù)庫”并不一定意味著任何單一結(jié)構(gòu)。例如，2個(gè)或更多個(gè)單獨(dú)的數(shù)據(jù)庫在被一并考慮時(shí)仍然構(gòu)成 “數(shù)據(jù)庫”，如該術(shù)語在本文中所使用的那樣。就此而言，定義每個(gè)單個(gè)宏單元的條目也可以被認(rèn)為是“數(shù)據(jù)庫”。在集成電路的設(shè)計(jì)期間，設(shè)計(jì)者通常根據(jù)宏單元包含系統(tǒng)的多大部分而在圖1的步驟112、114或116中并入宏單元。其繼而順流而沿著設(shè)計(jì)流程的剩余部分執(zhí)行并且在步驟118-1 中的每個(gè)步驟中被引用。由于在給定晶體管相對(duì)于TSV的位置、類型和取向的情況下，可以預(yù)先針對(duì)特定制造工藝表征由TSV引起的應(yīng)力對(duì)靠近TSV放置的晶體管的影響，因此本發(fā)明的一個(gè)方面為在單個(gè)宏單元中一同包括晶體管和TSV。圖10A、圖IOB和圖10C(統(tǒng)稱圖10)圖示了 h 輸入緩沖器的示例中的某些信息，該&輸入緩沖器可以用于緩沖來自TSV 1008的、用于驅(qū)動(dòng)3D集成器件的特定晶片級(jí)上的電路的輸入信號(hào)。通常許多此類緩沖器并聯(lián)連接，但是為描述簡潔起見而僅在此示出了緩沖器。圖IOA圖示了宏單元的電路符號(hào)，而圖IOB是宏單元的晶體管級(jí)示圖。如在圖IOB 中可見，宏單元包括三個(gè)P型溝道晶體管T1010P、T1012P和T1014P以及三個(gè)N型溝道晶體管T1010N、T1012N和T1014N。TSV 1008連接至晶體管T1010P和T1010N 二者的柵極。 晶體管T1010P和T1010N的漏極連接在一起并且連接至晶體管T1012P、T1012N、T1014P和 T1014N的柵極。晶體管T1012P、T1012N、T1014P和T1014N的漏極全都連接在一起并且形成h緩沖器宏單元的輸出端。三個(gè)P型溝道晶體管T1010P、T1012P和Τ1014Ρ的源極全都連接至POWER導(dǎo)體1024，并且三個(gè)N型溝道晶體管T1010N、T1012N和T1014N的源極全都連接至GROUND導(dǎo)體1(^6。圖IOC圖示了宏單元的版圖。(在此的所有版圖示圖均應(yīng)被認(rèn)為是圖示在使用版圖制成的掩模組上以及在使用版圖制成的集成電路器件上存在的特征。)所有的P型溝道晶體管T1010P、T1012P和T1014P都位于P型擴(kuò)散區(qū)1020中，而所有的N型溝道晶體管 T1010N、T1012N和T1014N都位于N型擴(kuò)散1022中。晶體管全都定向成與圖中所示的χ軸平行，其在圖10的實(shí)施方式中處于距TSV1008的<110>方向(標(biāo)準(zhǔn)方向)上。然而，如先前所說明，如果緩沖器的晶體管過于靠近TSV 1008，則在晶體管的溝道中所引起的應(yīng)力可能顯著改變遷移率。盡管如此，在圖10的宏單元中晶體管位于使晶體管溝道載流子遷移率改變5%以上的充分靠近TSV 1008之處。因?yàn)檫€向宏單元提供以將每個(gè)晶體管到TSV的距離考慮在內(nèi)的方式限定電路參數(shù)的仿真模型的事實(shí)而可能做到這一點(diǎn)。優(yōu)選地，其還將每個(gè)晶體管距χ軸的角位移考慮在內(nèi)，并且優(yōu)選地還將每個(gè)晶體管相對(duì)于χ軸的取向考慮在內(nèi)。通過這樣的表征，即使緩沖器的晶體管位于遠(yuǎn)比先前被認(rèn)為是明智的情況更加靠近TSV 1008之處，仍然能夠?qū)⒑陠卧迷诟蟮碾娐吩O(shè)計(jì)中。在圖IOC中，所有的P型溝道晶體管Τ1010Ρ、Τ1012Ρ和Τ1014Ρ都沿χ軸放置并且與χ軸縱向地定向。如先前所說明的，可以通過將P型溝道晶體管移動(dòng)到y(tǒng)軸來提高它們的性能。這在圖11的宏單元版圖中示出。在圖11的實(shí)施方式中，所有的P型溝道晶體管現(xiàn)在都定向成與TSV 1008相切，并且被放置在使耦合到溝道中的由TSV引起的壓縮應(yīng)力為最大值的對(duì)χ軸的角位移處?？梢钥吹?，N型溝道晶體管T1010N、T1012N和T1014N也已經(jīng)被移動(dòng)到不是最佳的位置和取向，但是如前所述，N型溝道晶體管對(duì)由附近TSV所引起的應(yīng)力的敏感性要小得多。還如先前所說明的，可以備選地通過就地旋轉(zhuǎn)P型溝道晶體管以使它們定向成與 TSV 1008相切而提高它們的性能。這在圖12的宏單元版圖中示出。另外如圖13的宏單元版圖中所示，緩沖器電路可以被放置在距χ軸的任何角位移處，并且優(yōu)選地被定向成相切 (或者“基本上”相切)。計(jì)算機(jī)系統(tǒng)圖14是可以用于實(shí)現(xiàn)包含本發(fā)明各方面的軟件的計(jì)算機(jī)系統(tǒng)1410的簡化框圖。 計(jì)算機(jī)系統(tǒng)1410通常包括處理器子系統(tǒng)1414，該處理器子系統(tǒng)1414經(jīng)由總線子系統(tǒng)1412 與若干個(gè)外圍設(shè)備進(jìn)行通信。這些外圍設(shè)備可以包括存儲(chǔ)子系統(tǒng)1424(包括存儲(chǔ)器子系統(tǒng) 1426和文件存儲(chǔ)子系統(tǒng)14 )、用戶接口輸入設(shè)備1422、用戶接口輸出設(shè)備1420以及網(wǎng)絡(luò)接口子系統(tǒng)1416。輸入設(shè)備和輸出設(shè)備允許用戶與計(jì)算機(jī)系統(tǒng)1410進(jìn)行交互。網(wǎng)絡(luò)接口子系統(tǒng)1416提供通往外部網(wǎng)絡(luò)的接口，其包括通往通信網(wǎng)絡(luò)1418的接口，并且網(wǎng)絡(luò)接口子系統(tǒng)1416經(jīng)由通信網(wǎng)絡(luò)1418耦合至其他計(jì)算機(jī)系統(tǒng)中相應(yīng)接口設(shè)備。通信網(wǎng)絡(luò)1418可以包括許多互連的計(jì)算機(jī)系統(tǒng)以及通信鏈路。這些通信鏈路可以是有線鏈路、光鏈路、無線鏈路或者用于信息通信的任何其他機(jī)制。雖然在一種實(shí)施方式中通信網(wǎng)絡(luò)1418是因特網(wǎng)， 但在其他一些實(shí)施方式中通信網(wǎng)絡(luò)1418可以是任何合適的計(jì)算機(jī)網(wǎng)絡(luò)。網(wǎng)絡(luò)接口的物理硬件組件有時(shí)被稱為網(wǎng)絡(luò)接口卡(NIC)，但是它們并不必須具有卡的形式例如，它們可以是直接安裝在母板上的集成電路(IC)和連接器的形式，或者在單個(gè)集成電路上伴隨計(jì)算機(jī)系統(tǒng)的其他組件一同制造的宏單元的形式。
用戶接口輸入設(shè)備1422可以包括鍵盤、諸如鼠標(biāo)、軌跡球、觸摸板或者繪圖板之類的指點(diǎn)設(shè)備、掃描儀、集成在顯示器中的觸摸屏、諸如語音識(shí)別系統(tǒng)、麥克風(fēng)之類的音頻輸入設(shè)備以及其他類型的輸入設(shè)備?？傮w而言，對(duì)術(shù)語“輸入設(shè)備”的使用旨在包括用以向計(jì)算機(jī)系統(tǒng)1410中或者向計(jì)算機(jī)網(wǎng)絡(luò)1418上輸入信息的所有可能的設(shè)備類型和方式。用戶接口輸出設(shè)備1420可以包括顯示器子系統(tǒng)、打印機(jī)、傳真機(jī)或者非可視化顯示器，比如音頻輸出設(shè)備。顯示器子系統(tǒng)可以包括陰極射線管(CRT)、諸如液晶顯示器 (IXD)之類的平板設(shè)備、投影設(shè)備或者用于創(chuàng)建可視圖像的一些其他機(jī)制。顯示器子系統(tǒng)還可以比如經(jīng)由音頻輸出設(shè)備提供非可視化顯示?？傮w而言，對(duì)“輸出設(shè)備”的使用旨在包括從計(jì)算機(jī)系統(tǒng)1410向用戶或向另一機(jī)器或計(jì)算機(jī)系統(tǒng)輸出信息的所有可能的設(shè)備類型和方式。存儲(chǔ)子系統(tǒng)14M存儲(chǔ)提供本發(fā)明某些方面的功能性的基本編程及數(shù)據(jù)架構(gòu)。例如，實(shí)現(xiàn)圖1以及圖7至圖9中電路仿真器和計(jì)算機(jī)實(shí)現(xiàn)步驟的功能的各種模塊可以存儲(chǔ)在存儲(chǔ)系統(tǒng)14M中。這些軟件模塊一般由處理器子系統(tǒng)1414所執(zhí)行。存儲(chǔ)在存儲(chǔ)子系統(tǒng) 14M中的數(shù)據(jù)架構(gòu)可以包括任何技術(shù)文件、宏單元庫、版圖文件以及本文所提及的任何其他數(shù)據(jù)庫。注意，在一些實(shí)施方式中，這些中的一個(gè)或多個(gè)可以存儲(chǔ)在其他位置但是可由計(jì)算機(jī)系統(tǒng)1410例如經(jīng)由通信網(wǎng)絡(luò)1418進(jìn)行訪問。存儲(chǔ)器子系統(tǒng)1似6通常包括若干個(gè)存儲(chǔ)器，其包括用于在程序執(zhí)行期間存儲(chǔ)指令及數(shù)據(jù)的主隨機(jī)訪問存儲(chǔ)器(RAM) 1430，以及在其中存儲(chǔ)固化指令的只讀存儲(chǔ)器 (ROM) 1432。文件存儲(chǔ)子系統(tǒng)14 為程序及數(shù)據(jù)文件提供持久性存儲(chǔ)，并且可以包括硬盤驅(qū)動(dòng)器、軟盤驅(qū)動(dòng)器連同相關(guān)聯(lián)的可移動(dòng)介質(zhì)、CD ROM驅(qū)動(dòng)器、光驅(qū)動(dòng)器或者可移動(dòng)介質(zhì)盒。實(shí)現(xiàn)本發(fā)明某些實(shí)施方式的功能的數(shù)據(jù)庫和模塊可能已被提供在諸如一個(gè)或多個(gè) CD-ROM之類的計(jì)算機(jī)可讀介質(zhì)上(或者可能已經(jīng)由通信網(wǎng)絡(luò)1418被傳輸至計(jì)算機(jī)系統(tǒng) 1410)，并且可能由文件存儲(chǔ)子系統(tǒng)14 所存儲(chǔ)。主機(jī)存儲(chǔ)器1似6包含但不限于當(dāng)由處理器子系統(tǒng)1414執(zhí)行時(shí)使計(jì)算機(jī)系統(tǒng)如本文所描述那樣工作或執(zhí)行功能的計(jì)算機(jī)指令。如本文中所使用，被稱為在“主機(jī)”或“計(jì)算機(jī)”中或“主機(jī)”或“計(jì)算機(jī)”上運(yùn)行的過程和軟件響應(yīng)于主機(jī)存儲(chǔ)器子系統(tǒng)1似6中的計(jì)算機(jī)指令和數(shù)據(jù)而在處理器子系統(tǒng)1414上執(zhí)行，該主機(jī)存儲(chǔ)器子系統(tǒng)1似6包括用于此類指令和數(shù)據(jù)的任何其他本地或遠(yuǎn)程存儲(chǔ)?？偩€子系統(tǒng)1412提供用于讓計(jì)算機(jī)系統(tǒng)1410的各種組件及子系統(tǒng)按照預(yù)期彼此進(jìn)行通信的機(jī)制。雖然總線子系統(tǒng)1412被示意性地示為單一總線，但是總線子系統(tǒng)的備選實(shí)施方式可以使用多個(gè)總線。計(jì)算機(jī)系統(tǒng)1410本身可以是包括個(gè)人計(jì)算機(jī)、便攜式計(jì)算機(jī)、工作站、計(jì)算機(jī)終端、網(wǎng)絡(luò)計(jì)算機(jī)、電視機(jī)、大型機(jī)或者任何其他數(shù)據(jù)處理系統(tǒng)或用戶設(shè)備在內(nèi)的不同類型。 由于計(jì)算機(jī)和網(wǎng)絡(luò)的不斷變化的性質(zhì)，因此對(duì)圖14中所描繪的計(jì)算機(jī)系統(tǒng)1410的描述旨在僅作為用于說明本發(fā)明優(yōu)選實(shí)施方式目的的特定示例。計(jì)算機(jī)系統(tǒng)1410的比圖14中所描繪的計(jì)算機(jī)系統(tǒng)具有更多或更少組件的許多其他配置都是可能的。如本文中所使用的，對(duì)信息項(xiàng)的“標(biāo)識(shí)”并不一定要求對(duì)該信息項(xiàng)的直接指定。信息可以在字段中通過簡單地經(jīng)過一個(gè)或多個(gè)層次的間接迂回來引用實(shí)際信息，或者通過對(duì)一起足以用于確定實(shí)際信息項(xiàng)的不同信息的一個(gè)或多個(gè)項(xiàng)進(jìn)行標(biāo)識(shí)而“被標(biāo)識(shí)”。此外，在此所使用的術(shù)語“指示”的意思與“標(biāo)識(shí)”相同。
并且如本文中所使用的，如果前驅(qū)值影響到給定值，則該給定值“響應(yīng)”于該前驅(qū)值。如果存在中間處理元素、步驟或時(shí)段，則該給定值仍然可以“響應(yīng)”于前驅(qū)值。如果中間處理元素或步驟結(jié)合了不止一個(gè)值，則處理元素或步驟的輸出被認(rèn)為是“響應(yīng)”于每個(gè)值輸入。如果給定值與前驅(qū)值相同，則這僅僅是一種簡并情況，在其中給定值仍被認(rèn)為是“響應(yīng)”于前驅(qū)值。給定值對(duì)于另一值的“依賴性”以類似方式定義。已經(jīng)出于說明及描述的目的而提供了本發(fā)明優(yōu)選實(shí)施方式的前文描述。其并不旨在稱為窮盡性或者將本發(fā)明限于所公開的精確形式。明顯地，許多修改和變形對(duì)于本領(lǐng)域中從業(yè)人員都將是顯而易見的。具體地但非限制性地而言，在本專利申請(qǐng)的背景技術(shù)部分中所描述、建議或者通過引用并入其中的任何及全部變形均明確地通過引用而并入本發(fā)明實(shí)施方式在此的描述之中。在此所描述的實(shí)施方式被選擇及描述用以最好地解釋本發(fā)明的原理及其實(shí)際應(yīng)用，從而使本領(lǐng)域中技術(shù)人員能夠針對(duì)各種實(shí)施方式并且伴隨適合于所設(shè)想的特定用途的各種修改而理解本發(fā)明。本發(fā)明的范圍旨在由以下權(quán)利要求及其等同條款所限定。
權(quán)利要求
1.一種用于分析電路的方法，包括如下步驟提供具有處理器和存儲(chǔ)器的計(jì)算機(jī)系統(tǒng)，所述計(jì)算機(jī)系統(tǒng)被編程有電路仿真器； 向所述電路仿真器提供根據(jù)電路設(shè)計(jì)的多個(gè)電路節(jié)點(diǎn)和電路器件；以及所述計(jì)算機(jī)系統(tǒng)電路仿真器根據(jù)多個(gè)模型參數(shù)值來計(jì)算所述電路設(shè)計(jì)的電特性， 其中所述電路器件中之一包括放置在距TSV特定距離處的晶體管， 并且其中所述計(jì)算機(jī)系統(tǒng)電路仿真器根據(jù)所述特定距離來計(jì)算所述電特性。
2.根據(jù)權(quán)利要求1所述的方法，其中所述晶體管具有相對(duì)于自所述TSV的預(yù)定方向的特定角位移，并且其中所述計(jì)算機(jī)系統(tǒng)電路仿真器還根據(jù)所述特定角位移來計(jì)算所述電特性。
3.根據(jù)權(quán)利要求1或者2所述的方法，其中所述晶體管具有相對(duì)于預(yù)定方向的特定取向，并且其中所述計(jì)算機(jī)系統(tǒng)電路仿真器還根據(jù)所述特定取向來計(jì)算所述電特性。
4.根據(jù)權(quán)利要求1至3中任一項(xiàng)所述的方法，其中所述計(jì)算機(jī)系統(tǒng)電路仿真器包括晶體管模型，所述晶體管與TSV之間的距離是所述模型的參數(shù)，并且其中在所述計(jì)算步驟中使用的所述多個(gè)模型參數(shù)值包括針對(duì)所述特定距離的值。
5.根據(jù)權(quán)利要求1至4中任一項(xiàng)所述的方法，其中所述計(jì)算機(jī)系統(tǒng)電路仿真器包括具有多個(gè)晶體管實(shí)例參數(shù)的晶體管模型，并且其中在所述計(jì)算步驟中使用的所述多個(gè)模型參數(shù)值包括根據(jù)所述特定距離修改的、針對(duì)所述晶體管實(shí)例參數(shù)中之一的值。
6.一種用于分析電路的系統(tǒng)，包括具有處理器和存儲(chǔ)器的計(jì)算機(jī)系統(tǒng)，所述計(jì)算機(jī)系統(tǒng)被編程有電路仿真器，所述計(jì)算機(jī)系統(tǒng)電路仿真器根據(jù)多個(gè)模型參數(shù)值來計(jì)算來自被提供給所述電路仿真器的電路設(shè)計(jì)的多個(gè)電路節(jié)點(diǎn)和電路器件的電特性，其中所述電路器件之一包括放置在距TSV特定距離處的晶體管， 并且其中所述計(jì)算機(jī)系統(tǒng)電路仿真器根據(jù)所述特定距離來計(jì)算所述電特性。
7.一種用于使用具有處理器和存儲(chǔ)器的計(jì)算機(jī)系統(tǒng)對(duì)第一集成電路設(shè)計(jì)進(jìn)行構(gòu)圖的方法，所述方法包括如下步驟可訪問地向所述計(jì)算機(jī)系統(tǒng)提供所述第一集成電路設(shè)計(jì)的第一版圖，所述第一版圖限定多個(gè)掩模，所述掩模當(dāng)被應(yīng)用在制造工藝中時(shí)限定多個(gè)集成特征，所述特征限定TSV和至少第一晶體管，所述第一晶體管具有在未考慮所述特定晶體管距所述TSV的距離的情況下預(yù)測的針對(duì)特定晶體管性能參數(shù)的目標(biāo)值；所述計(jì)算機(jī)系統(tǒng)在將距所述TSV的所述距離考慮在內(nèi)的情況下執(zhí)行對(duì)所述版圖中所述晶體管的仿真，以形成針對(duì)所述特定參數(shù)的應(yīng)力調(diào)整值；所述計(jì)算機(jī)系統(tǒng)根據(jù)所述第一版圖、針對(duì)所述特定參數(shù)的所述目標(biāo)值以及針對(duì)所述特定參數(shù)的所述應(yīng)力調(diào)整值來形成所述第一集成電路設(shè)計(jì)的第二版圖；以及所述計(jì)算機(jī)系統(tǒng)以對(duì)所述計(jì)算機(jī)系統(tǒng)可訪問的方式存儲(chǔ)所修改的版圖。
8.根據(jù)權(quán)利要求7所述的方法，其中所述晶體管具有相對(duì)于自所述TSV的預(yù)定方向的特定角位移，并且其中由所述計(jì)算機(jī)系統(tǒng)所執(zhí)行的所述仿真還將所述特定角位移考慮在內(nèi)。
9.根據(jù)權(quán)利要求7或者8所述的方法，其中所述晶體管具有相對(duì)于預(yù)定方向的特定取向，并且其中由所述計(jì)算機(jī)系統(tǒng)所執(zhí)行的所述仿真還將所述特定取向考慮在內(nèi)。
10.一種可由具有處理器和存儲(chǔ)器的計(jì)算機(jī)系統(tǒng)訪問的計(jì)算機(jī)可讀介質(zhì)，所述介質(zhì)被編碼有數(shù)據(jù)庫，該數(shù)據(jù)庫當(dāng)由所述計(jì)算機(jī)系統(tǒng)解譯時(shí)標(biāo)識(shí)宏單元，所述宏單元包括針對(duì)電路的版圖，所述版圖包括TSV和電連接至所述TSV的第一晶體管；以及所述電路的仿真模型，所述仿真模型將所述第一晶體管到所述TSV的距離考慮在內(nèi)。
11.根據(jù)權(quán)利要求10所述的介質(zhì)，其中所述第一晶體管在所述版圖中具有相對(duì)于自所述TSV的預(yù)定方向的第一角位移，并且其中所述仿真模型還將所述第一角位移考慮在內(nèi)。
12.根據(jù)權(quán)利要求10或者11所述的介質(zhì)，其中所述第一晶體管在所述版圖中具有第一取向，并且其中所述宏單元還包括在所述版圖中具有第二取向的第二晶體管，所述第二取向不同于所述第一取向。
13.根據(jù)權(quán)利要求10至12中任一項(xiàng)所述的介質(zhì)，其中所述第一晶體管為P型溝道晶體管，其中所述第一晶體管放置在距自所述TSV的<110>方向的士45度內(nèi)， 并且其中所述第一晶體管在所述版圖中定向?yàn)榕c所述TSV基本上相切。
14.根據(jù)權(quán)利要求13所述的介質(zhì)，其中所述第一晶體管放置在自所述TSV的所述 <110>方向上。
15.根據(jù)權(quán)利要求10至14中任一項(xiàng)所述的介質(zhì)，其中所述第一晶體管放置在與所述 TSV靠近到使所述第一晶體管的所述溝道中載流子遷移率改變超過5%之處。
16.根據(jù)權(quán)利要求10至15中任一項(xiàng)所述的介質(zhì)，其中所述宏單元具有開關(guān)速率設(shè)計(jì)裕量，并且其中所述第一晶體管放置在與所述TSV靠近到使所述第一晶體管的所述開關(guān)速度改變超過所述開關(guān)速度設(shè)計(jì)裕量之處。
17.一種可由具有處理器和存儲(chǔ)器的計(jì)算機(jī)系統(tǒng)訪問的計(jì)算機(jī)可讀介質(zhì)，所述介質(zhì)被編碼有數(shù)據(jù)庫，所述數(shù)據(jù)庫當(dāng)由所述計(jì)算機(jī)系統(tǒng)解譯時(shí)標(biāo)識(shí)多個(gè)宏單元，每個(gè)所述宏單元包括電路版圖，其中所述電路版圖中的第一個(gè)包括TSV和電連接至所述TSV的第一晶體管，所述第一晶體管具有第一取向，并且其中所述多個(gè)宏單元中的所述版圖共同地還包括第二晶體管，所述第二晶體管具有與所述第一取向不同的取向。
18.一種集成電路器件，其在襯底上包括 第一晶體管，其具有溝道并且在所述溝道中具有載流子遷移率；以及在所述襯底中造成應(yīng)力的TSV，所述TSV放置在與所述第一晶體管靠近到使所述第一晶體管的所述溝道中的所述載流子遷移率改變超過5%之處。
19.根據(jù)權(quán)利要求18所述的器件，其中所述第一晶體管包括數(shù)字邏輯電路的至少一部分。
20.根據(jù)權(quán)利要求18或者19所述的器件，其中所述第一晶體管包括源極區(qū)域、漏極區(qū)域和柵極，并且其中所述第一晶體管的所述源極區(qū)域、漏極區(qū)域和柵極之一電連接至所述TSV。
21.根據(jù)權(quán)利要求18至20中任一項(xiàng)所述的器件，其中所述第一晶體管在所述襯底上具有第一取向，并且其中所述器件還包括在所述襯底上具有第二取向的第二晶體管，所述第二晶體管被放置在與所述TSV靠近到使所述第二晶體管的所述溝道中的所述載流子遷移率改變超過5%之處，其中所述第二取向不同于所述第一取向。
22.根據(jù)權(quán)利要求18至21中任一項(xiàng)所述的器件，其中所述第一晶體管是P型溝道晶體管，其中所述第一晶體管放置在距自所述TSV的<110>方向士45度內(nèi)， 并且其中所述第一晶體管被定向成與所述TSV基本上相切。
23.根據(jù)權(quán)利要求22所述的器件，其中所述第一晶體管放置在自所述TSV的<110>方向上。
24.根據(jù)權(quán)利要求18至23中任一項(xiàng)所述的器件，其中所述第一晶體管是P型溝道晶體管，其中所有被放置在與所述TSV靠近到使P型溝道晶體管的溝道載流子遷移率改變超過 5%之處的P型溝道晶體管都定向成與所述TSV基本上相切。
25.一種被設(shè)計(jì)具有開關(guān)速度設(shè)計(jì)裕量的集成電路器件，在襯底上包括 TSV，其在所述襯底中造成應(yīng)力；以及第一晶體管，其與所述第一晶體管靠近到使所述第一晶體管的所述開關(guān)速度改變超過所述開關(guān)速度設(shè)計(jì)裕量之處。
全文摘要
本發(fā)明涉及表征、考慮或者利用由晶體管附近的TSV所引起的應(yīng)力的方式。當(dāng)對(duì)電路進(jìn)行表征時(shí)可以將TSV與附近晶體管之間的物理關(guān)系考慮在內(nèi)。為此可以修改在不知曉TSV與附近晶體管之間的物理關(guān)系的情況下獲得的版圖。宏單元可以包括TSV和附近的晶體管這兩者，以及將晶體管與TSV之間的物理關(guān)系考慮在內(nèi)的針對(duì)宏單元的仿真模型。宏單元可以包括TSV和附近的晶體管這兩者，晶體管之一被相對(duì)于其他晶體管旋轉(zhuǎn)。IC也可以包括與TSV靠近到使溝道中載流子遷移率改變超過先前所認(rèn)為的用于限定禁區(qū)的限度的晶體管。
文檔編號(hào)G06F17/50GK102414684SQ201080017985
公開日2012年4月11日 申請(qǐng)日期2010年3月31日 優(yōu)先權(quán)日2009年4月24日
發(fā)明者A·P·卡瑪卡, J·D·斯普羅施, V·莫羅茲, 胥曉鵬 申請(qǐng)人:新思科技有限公司