專利名稱：異構(gòu)現(xiàn)場可編程門陣列的布局方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路領(lǐng)域，具體而言，涉及一種現(xiàn)場可編程門陣列的布局方法。
背景技術(shù)：
現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)是在可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了全定制電路的不足，又克服了原有可編程器件門電路數(shù)目有限的缺點。在FPGA的布局設(shè)計中，布局的合理性對最終FPGA芯片的實際性能影響很大。傳統(tǒng)的FPGA布局算法，在處理混合單元(異構(gòu)形態(tài))的網(wǎng)表時，運(yùn)行速度慢，且最終實現(xiàn)的性能低，對于時延要求高的電路，難以達(dá)到設(shè)計的要求。對于傳統(tǒng)異構(gòu)FPGA來講，在對一類器件布局的時候總是認(rèn)定其他器件的位置是不變的，而事實上其他位置的器件由于受邏輯關(guān)系、時延需求等等因素的影響，其位置應(yīng)該隨著待布局器件的變化而變化的。因此傳統(tǒng)的異構(gòu)FPGA布局方法的效率比較低，效果往往不夠理想。

發(fā)明內(nèi)容
本發(fā)明提供了一種異構(gòu)現(xiàn)場可編程門陣列的布局方法，目的在于能解決以上傳統(tǒng)異構(gòu)FPGA布局方法的問題。為了達(dá)到上述目的，本發(fā)明提供一種異構(gòu)現(xiàn)場可編程門陣列的布局方法，其特征在于，包括以下步驟讀入綜合后的網(wǎng)表，對輸入輸出單元進(jìn)行布局；針對網(wǎng)表中不同單元類型，每種單元類型為一層，建立多層結(jié)構(gòu)；建立單元類型優(yōu)先隊列，單元類型在該優(yōu)先隊列中的單元為可移動單元，不在該優(yōu)先隊列中的單元為固定單元；根據(jù)單元類型優(yōu)先隊列， 取出具有最高優(yōu)先級的單元類型；對所有可移動單元分層擴(kuò)展；根據(jù)分層擴(kuò)展的結(jié)果統(tǒng)一求解方程，其中所述方程是根據(jù)網(wǎng)表中可移動單元的連接關(guān)系獲得關(guān)聯(lián)矩陣，根據(jù)固定單元對其相鄰可移動單元的拉力獲得坐標(biāo)向量而建立的；合法化當(dāng)前最高優(yōu)先級單元類型層中的單元，同時更新單元類型優(yōu)先隊列；直到單元類型優(yōu)先隊列為空時退出全局?jǐn)U展；當(dāng)所述單元類型優(yōu)先隊列不為空時，繼續(xù)根據(jù)單元類型優(yōu)先隊列，取出具有最高優(yōu)先級的單元類型，并對所有可移動單元分層擴(kuò)展的步驟。優(yōu)選地，所述現(xiàn)場可編程門陣列為異構(gòu)列式結(jié)構(gòu)。優(yōu)選地，所述輸入輸出單元布局的方法進(jìn)一步包括對輸入輸出單元進(jìn)行隨機(jī)布局，并固定所述輸入輸出單元的坐標(biāo)。優(yōu)選地，所述初始坐標(biāo)解為在不受任何額外力的情況下，達(dá)到受力平衡狀態(tài)時各單元之間二次線長之和最短狀態(tài)的坐標(biāo)。優(yōu)選地，所述方法進(jìn)一步包括對網(wǎng)表進(jìn)行預(yù)處理，找到芯片中的模式；當(dāng)對所有可移動單元分層擴(kuò)展時，將在同一模式中的分屬于不同層的單元分別加力，然后作為一個整體計算坐標(biāo)，同時相應(yīng)減少關(guān)聯(lián)矩陣的維度。優(yōu)選地，所述模式包括以下至少一種五輸入的邏輯查找表、進(jìn)位鏈、宏單元鏈和
4強(qiáng)關(guān)聯(lián)組合。優(yōu)選地，所述方法進(jìn)一步包括，當(dāng)所述單元類型優(yōu)先級隊列不為空時對最高優(yōu)先級的單元類型層布局時，判斷是否滿足每層的結(jié)束條件，所述結(jié)束條件包括同時滿足關(guān)鍵路徑的slack值和單元之間重疊數(shù)量，或者單獨滿足迭代次數(shù)。優(yōu)選地，當(dāng)滿足當(dāng)前層結(jié)束的條件后固定該層單元的坐標(biāo)，并將該層對應(yīng)的單元類型從所述單元類型優(yōu)先隊列中剔除。優(yōu)選地，所述單元類型優(yōu)先隊列由比較函數(shù)獲得，代價越高的單元類型獲得相對高的優(yōu)先級，所述比較函數(shù)為cost = aX total_size+b X ave_distance+c Xlongest_distance,其中a、b和c為權(quán)重參數(shù)，a+b+c = 1 ；total_size代表屬于該類型的所有單元的面積之和；avtdistance代表某一類型的所有單元中離其最近的合法位置的距離的平均值；longestdistance代表某一類型的單元中，離合法位置最遠(yuǎn)的那個單元到合法位置的距離。優(yōu)選地，所述方法進(jìn)一步包括小范圍擴(kuò)展，其步驟包括將基本邏輯單元劃分為一層，根據(jù)基本邏輯單元的位置，找到相鄰的窗口 ；固定其他單元類型的位置，使重疊的基本邏輯單元在所述基本邏輯單元所在位置周圍相鄰的窗口內(nèi)擴(kuò)展。優(yōu)選地，所述小范圍擴(kuò)展的結(jié)束條件包括同時滿足關(guān)鍵路徑的slack值和單元之間重疊數(shù)量或者單獨滿足迭代次數(shù)。本發(fā)明的上述實施例針對特定結(jié)構(gòu)采用了分層加力統(tǒng)一求解的思想，以單元類型為單位，根據(jù)優(yōu)先級逐層合法化固定。在將所有的宏模塊固定在合法的位置后，對基本邏輯單元內(nèi)的單元如邏輯查找表、寄存器等進(jìn)行合法化，并進(jìn)一步優(yōu)化布局結(jié)果，在滿足用戶設(shè)計的時延要求的前提下，減少了單元之間重疊的數(shù)量，與傳統(tǒng)FPGA布局算法相比，減少了其運(yùn)行的時間，同時提高了其設(shè)計的性能。


下面將參照附圖對本發(fā)明的具體實施方案進(jìn)行更詳細(xì)的說明，在附圖中圖1是列式異構(gòu)FPGA的示意圖；圖2是本發(fā)明異構(gòu)FPGA的布局方法一個具體實施例的布局方法流程圖；圖3是LE層的bin結(jié)構(gòu)圖；圖4是宏單元A的bin結(jié)構(gòu)圖；圖5是根據(jù)本發(fā)明一個實施例的迭代前的布局情況示意圖；圖6是根據(jù)圖5實施例的迭代后的布局情況示意圖；圖7是根據(jù)圖6實施例的合法化A后的布局情況示意圖；圖8是本發(fā)明一個具體實施例的小范圍擴(kuò)展示意圖。
具體實施例方式圖1是列式結(jié)構(gòu)FPGA的示意圖。該類型的FPGA已經(jīng)被Alteral，Xilinx等多家著名的FPGA廠商應(yīng)用。在圖1中，IOB(IO-Block)輸入輸出模塊；LE(Logic Element)基本邏輯單元，其由查找表、寄存器等組成；MA (Macro A)類型為A的宏單元；MB (Macro B)類型為B的宏單元。本發(fā)明的實施例不僅適用于列式結(jié)構(gòu)類型的FPGA，也適用于多種異構(gòu)類型的 FPGA0圖2是根據(jù)本發(fā)明一個實施例的現(xiàn)場可編程門陣列的布局方法流程圖。步驟1 讀入綜合后的網(wǎng)表，對輸入輸出單元進(jìn)行布局。將設(shè)計文件綜合成門級電路后并對其進(jìn)行解析，然后對外圍的輸入輸出單元(圖1中的Ι0Β)進(jìn)行布局。使用業(yè)界常用的隨機(jī)布局的方式，得到輸入輸出單元的坐標(biāo)，并將它們設(shè)置為固定單元。步驟2:對網(wǎng)表進(jìn)行預(yù)處理，找到芯片中的模式。主要的模式包括1.五輸入的邏輯查找表兩個四輸入的邏輯查找表，通過一個多路選擇器，生成五輸入的邏輯查找表。2.進(jìn)位鏈實現(xiàn)相應(yīng)的加減法、比較器等等。具有進(jìn)位關(guān)系的邏輯單元之間，通常是通過一些多路選擇器進(jìn)行連接的。所以在進(jìn)位鏈單元中，應(yīng)該包括這些多路選擇器，以及這些多路選擇器輸入端連接的單元。3.宏單元鏈同進(jìn)位鏈一樣，某些宏單元也需要鄰接在一起，完成某種特定的功能，或者達(dá)到更好的布局結(jié)果。4.強(qiáng)關(guān)聯(lián)組合某些單元，由于具有較強(qiáng)的關(guān)聯(lián)性，如果鄰接在一起進(jìn)行布局，會得到比較好的局部結(jié)果。如，一個四輸入的查找表，其唯一的輸出給到一個寄存器，則它們具有很強(qiáng)的關(guān)聯(lián)性。5.其他必須相鄰的硬件組合單元，或者相鄰在一起能夠提升工作效率的單元。步驟3 針對網(wǎng)表中不同單元類型，每種單元類型為一層，建立多層bin結(jié)構(gòu)。建立多層bin結(jié)構(gòu)的方法來源于ICCAD2006年的一篇論文。在該文中，提出了對于異構(gòu)類型的FPGA，對每一種資源建立一層bin結(jié)構(gòu)。本實施例將這種思想應(yīng)用在列式異構(gòu)FPGA中， 對每一種單元類型建立一層。每一層bin結(jié)構(gòu)中，bin的形狀將根均該層容納資源類型、長寬、和其分布來確定。所述單元類型為一種資源類型或資源類型的組合，其可以為宏單元、可以為宏單元的集合、可以是一種模式或者模式的組合。針對不同的設(shè)計需求，單元的范圍概念可大可圖3為LE層的bin結(jié)構(gòu)圖。在這一層中，每個bin最多容納一個LE的資源，各個 bin的長和寬都為1。如果該位置可以放LE，則該bin對LE的容量為1，如果該bin對應(yīng)的位置為Ι0Β，或宏單元，則該bin對LE的容量為0。圖4是宏單元A的bin結(jié)構(gòu)圖。圖4中，由于芯片中有6個宏單元A的合法位置， 所以該層bin結(jié)構(gòu)中總共有6個bin。每個合法位置的起點(左下角點)，位于所屬bin的中心位置。這樣，能夠比較方便的將網(wǎng)表中的單元定位到bin中。雖然建立了多層的bin 結(jié)構(gòu)，但仍然采用一套坐標(biāo)系統(tǒng)。這樣，便于求解。步驟4:建立單元類型優(yōu)先隊列，單元類型在該優(yōu)先隊列中的單元為可移動單元， 不在該優(yōu)先隊列中的單元為固定單元。本發(fā)明的一個特點就是采用了以單元類型為單位排序的合法化方法。所以事先需要建立一個單元類型優(yōu)先隊列，存儲單元類型的排序。先建立一個空的優(yōu)先隊列，后面布局方法會根據(jù)每次迭代后的布局結(jié)果，以及代價函數(shù)，將單元類型放入隊列中。利用代價函數(shù)，作為進(jìn)入優(yōu)先隊列的順序。所述代價函數(shù)為
cost = aX total_size+b X ave_distance+c Xlongest_distance,其中a、b和c為權(quán)重參數(shù)，a+b+c = 1，且a，b，c均大于0。total_size代表屬于該類型的所有單元的面積之和。例如，DPRAM的寬度和一個基本邏輯單元相同，長度是一個邏輯單元的4倍，那么，一個DPRAM的面積為4。如果該網(wǎng)表中總共有5個DPRAM，則total_ size的值為20。avtdistance代表某一類型的所有單元中離其最近的合法位置的距離的平均值。longestdistance代表某一類型的單元中，離合法位置最遠(yuǎn)的那個單元到合法位置的距離。代價越高的單元類型獲得相對高的優(yōu)先級。所述優(yōu)先隊列還可以以人工干預(yù)的方式獲得，如人為將某種單元類型置于優(yōu)先級隊列的任意位置以達(dá)到不同的設(shè)計目標(biāo)。步驟5 根據(jù)網(wǎng)表中可移動單元的連接關(guān)系獲得關(guān)聯(lián)矩陣，根據(jù)固定單元對其相鄰可移動單元的拉力獲得坐標(biāo)向量建立方程，并獲取受力平衡下各單元的初始坐標(biāo)解。本發(fā)明是在基于二次規(guī)劃的力驅(qū)動布局方法框架下進(jìn)行布局的。該布局方法框架通過求解如下方程AX+B = 0，來求得在受力平衡下，各個單元的坐標(biāo)。其中，矩陣A被稱為關(guān)聯(lián)矩陣， 代表網(wǎng)表中可移動單元的連接關(guān)系。矩陣的維度就是可移動單元的數(shù)量。向量B代表了固定點的坐標(biāo)向量，它在力驅(qū)動布局方法中的物理意義是B與有連接關(guān)系的可移動單元的坐標(biāo)之差，代表固定單元對其連接的可移動單元的拉力。在后面的布局方法迭代過程中，每次迭代都會根據(jù)該次布局的結(jié)果，更新A和B。所述AX+B = 0的二次規(guī)劃的力驅(qū)動布局方法為本領(lǐng)域技術(shù)人員的常用方法。所述初始坐標(biāo)解為在不受任何額外力的情況下，各單元之間二次線長之和最小狀態(tài)下的坐標(biāo)。步驟6 初始布局，并更新單元類型優(yōu)先隊列。初始布局的坐標(biāo)情況下，各單元之間的二次線長之和最短。然后，根據(jù)初始布局的解，以及預(yù)先定義的代價函數(shù)，更新優(yōu)先隊列。從下面步驟開始，布局方法將進(jìn)入總體布局階段。步驟7 判斷單元類型優(yōu)先隊列是否為空，當(dāng)單元類型優(yōu)先隊列為空時結(jié)束布局， 當(dāng)所述單元類型優(yōu)先級隊列不為空時對最高優(yōu)先級的單元類型層布局。布局方法中，每次都會對單元類型優(yōu)先隊列中優(yōu)先級最高的一類單元進(jìn)行布局。滿足該類單元的結(jié)束條件后，會將該類型從優(yōu)先隊列中取出，固定該類型中的單元坐標(biāo)，并根據(jù)布局結(jié)果更新優(yōu)先隊列，直到優(yōu)先隊列為空時，布局方法結(jié)束。步驟8 判斷是否滿足每層的結(jié)束條件。每層的結(jié)束條件由三部分組成，同時滿足前兩部分或單獨滿足第三部分則每層結(jié)束條件成立1.關(guān)鍵路徑的slack值。程序會根據(jù)用戶的時延要求，計算在當(dāng)前布局情況下，關(guān)鍵路徑的slack值。如果該值為正數(shù)，則滿足時延要求；否則，不滿足時延要求。2.單元之間重疊的數(shù)量。全局布局方法是在保證用戶時延要求得到滿足的前提下，盡量減少單元之間重疊的數(shù)量。對于宏單元模塊，由于它們占的芯片面積比較大，如果宏模塊之間發(fā)生重疊，那么合法化操作之后，之前的解會被會被破壞。所以，要求結(jié)束條件為宏模塊的重疊次數(shù)為0。對于基本邏輯單元，因為面積比較小，結(jié)束條件的要求則相對寬松。在本實施例中，將其設(shè)置為5。3.迭代次數(shù)如果達(dá)到了預(yù)先設(shè)定的迭代次數(shù)，即使前兩個結(jié)束條件(關(guān)鍵路徑的slack值和單元之間重疊的數(shù)量)沒有滿足，整體擴(kuò)展仍然會正常結(jié)束。這一點可以保證程序的運(yùn)行時間。當(dāng)滿足每層結(jié)束的條件后固定該層單元的坐標(biāo)，并將該層對應(yīng)的單元類型從所述單元類型優(yōu)先隊列中剔除。步驟9 對所有可移動單元分層擴(kuò)展。這一步驟，采用基于bin密度的加力方式， 對所有可移動單元進(jìn)行擴(kuò)展。單元之間在初始布局后會有重疊，重疊密度高的bin中的單元，布局方法會產(chǎn)生一個拉力，將這些單元拉到重疊密度小的bin中，從而減少單元之間重疊的數(shù)量。同時，本方法會對現(xiàn)有的布局結(jié)果進(jìn)行時序分析，并增加關(guān)鍵路徑在所述關(guān)聯(lián)矩陣中的權(quán)重。權(quán)重越大的單元連接，互相的吸引力也越大，解方程之后單元之間的距離也會比較近。在一個具體的實施例中，對于在同一模式中的分屬于不同層的單元，在計算完各單元單獨的受力之后，將所有處于同一模式中的單元作為一個整體計算合力，也就是更新 AX+B = 0中的向量B。同時由于可移動單元的減少，對應(yīng)的關(guān)聯(lián)矩陣A的維度相應(yīng)減少。圖5是根據(jù)本發(fā)明一個實施例的迭代前的布局情況示意圖。如圖5所示，矩形A 代表某一種宏單元的一個實例，它當(dāng)前處于一個合法的位置，屬于左下角的bin。同時，A與另外兩個單元B、C相連，且slack為負(fù)。圖6示出了根據(jù)圖5實施例的迭代后的布局情況示意圖。經(jīng)過若干次迭代后，A、 B、C的位置均發(fā)生了改變。如圖6，A已經(jīng)落在了右下角的bin的區(qū)域中。步驟10 根據(jù)分層擴(kuò)展的結(jié)果求解方程。在已有的方法中，對每一層分別建立一個關(guān)聯(lián)矩陣和向量。非該層對應(yīng)的類型單元，設(shè)為固定，然后每一層分別解方程。可是實際情況是，非該層對應(yīng)的類型單元并不是固定的，而且它們的坐標(biāo)會隨著當(dāng)前層中單元的坐標(biāo)變化而變化。所以，這種做法減弱了各種類型單元之間坐標(biāo)變化的關(guān)聯(lián)性。而且，每一層都建立一個方程，分別求解，浪費(fèi)了程序的運(yùn)行時間。本實施例的布局方法是通過所有層都擴(kuò)展完之后，統(tǒng)一解一個AX+B = 0的方程。其中，A的維度等于所有可移動的單元的數(shù)量。 比起已有的方法，本布局方法考慮到了各層不同類型單元之間的相互作用，結(jié)果更好，布局方法的速度也更快。步驟11 合法化當(dāng)前優(yōu)先級最高層的單元，同時更新單元類型優(yōu)先隊列。當(dāng)某次迭代的布局結(jié)果滿足當(dāng)前層的結(jié)束條件時，對該對應(yīng)的類型的單元進(jìn)行合法化操作。圖7 是根據(jù)圖6實施例的合法化A后的布局情況示意圖。如圖7所示，圖6中的宏單元單元A 將會被放到右下角的bin的合法位置。之后，根據(jù)合法化A后的布局結(jié)果，以及代價函數(shù)， 更新單元類型優(yōu)先隊列，重新建立關(guān)聯(lián)矩陣和向量。然后，重新回到步驟7。步驟12 小范圍擴(kuò)展。這一步的目的是在不破壞全局?jǐn)U展解的基礎(chǔ)上，進(jìn)一步減少基本邏輯單元之間的重疊。小范圍擴(kuò)展的時候認(rèn)為宏模塊是固定的，不去做布局操作。對 LE層的單元，根據(jù)它現(xiàn)在的位置，找到相鄰的3X3的bin，形成一個窗口。圖8是根據(jù)本發(fā)明一個實施例的小范圍擴(kuò)展示意圖。如圖8所示，某個bin中放了 4個LE，超出了容量限制，那么，在這個3X3的窗口中，采用上面加力的方法，做一個小范圍的擴(kuò)展，使得重疊的單元有機(jī)會在力的作用下，向周圍8個相鄰的bin移動，從而減少重疊。小范圍擴(kuò)展的結(jié)束條件與全局?jǐn)U展類似，都是由關(guān)鍵路徑的slack值，重疊的數(shù)量，以及迭代次數(shù)組成，從而對全局?jǐn)U展有較好的延續(xù)性。
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顯而易見，在不偏離本發(fā)明的真實精神和范圍的前提下，在此描述的本發(fā)明可以有許多變化。因此，所有對于本領(lǐng)域技術(shù)人員來說顯而易見的改變，都應(yīng)包括在本權(quán)利要求書所涵蓋的范圍之內(nèi)。本發(fā)明所要求保護(hù)的范圍僅由所述的權(quán)利要求書進(jìn)行限定。
權(quán)利要求
1.一種異構(gòu)現(xiàn)場可編程門陣列的布局方法，其特征在于，包括以下步驟 讀入綜合后的網(wǎng)表，對輸入輸出單元進(jìn)行布局；針對網(wǎng)表中不同單元類型，每種單元類型為一層，建立多層結(jié)構(gòu)； 建立單元類型優(yōu)先隊列，單元類型在該優(yōu)先隊列中的單元為可移動單元，不在該優(yōu)先隊列中的單元為固定單元；根據(jù)單元類型優(yōu)先隊列，取出具有最高優(yōu)先級的單元類型； 對所有可移動單元分層擴(kuò)展；根據(jù)分層擴(kuò)展的結(jié)果統(tǒng)一求解方程，其中所述方程是根據(jù)網(wǎng)表中可移動單元的連接關(guān)系獲得關(guān)聯(lián)矩陣，根據(jù)固定單元對其相鄰可移動單元的拉力獲得坐標(biāo)向量而建立的； 合法化當(dāng)前最高優(yōu)先級單元類型層中的單元，同時更新單元類型優(yōu)先隊列； 直到單元類型優(yōu)先隊列為空時退出全局?jǐn)U展；當(dāng)所述單元類型優(yōu)先隊列不為空時，繼續(xù)根據(jù)單元類型優(yōu)先隊列，取出具有最高優(yōu)先級的單元類型，并對所有可移動單元分層擴(kuò)展的步驟。
2.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述現(xiàn)場可編程門陣列為異構(gòu)列式結(jié)構(gòu)。
3.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述輸入輸出單元布局的方法進(jìn)一步包括對輸入輸出單元進(jìn)行隨機(jī)布局，并固定所述輸入輸出單元的坐標(biāo)。
4.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述初始坐標(biāo)解為在不受任何額外力的情況下，達(dá)到受力平衡狀態(tài)時各單元之間二次線長之和最短狀態(tài)的坐標(biāo)。
5.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述方法進(jìn)一步包括 對網(wǎng)表進(jìn)行預(yù)處理，找到芯片中的模式；當(dāng)對所有可移動單元分層擴(kuò)展時，將在同一模式中的分屬于不同層的單元分別加力， 然后作為一個整體計算坐標(biāo)，同時相應(yīng)減少關(guān)聯(lián)矩陣的維度。
6.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述模式包括以下至少一種 五輸入的邏輯查找表、進(jìn)位鏈、宏單元鏈和強(qiáng)關(guān)聯(lián)組合。
7.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述方法進(jìn)一步包括，當(dāng)所述單元類型優(yōu)先級隊列不為空時對最高優(yōu)先級的單元類型層布局時，判斷是否滿足每層的結(jié)束條件，所述結(jié)束條件包括同時滿足關(guān)鍵路徑的slack值和單元之間重疊數(shù)量，或者單獨滿足迭代次數(shù)。
8.根據(jù)權(quán)利要求7所述的方法，其特征在于，當(dāng)滿足當(dāng)前層結(jié)束的條件后固定該層單元的坐標(biāo)，并將該層對應(yīng)的單元類型從所述單元類型優(yōu)先隊列中剔除。
9.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述單元類型優(yōu)先隊列由比較函數(shù)獲得，代價越高的單元類型獲得相對高的優(yōu)先級，所述比較函數(shù)為cost = aX total_size+b X ave_distance+c Xlongest_distance, 其中a、b和c為權(quán)重參數(shù)，a+b+c = 1 ；total_size代表屬于該類型的所有單元的面積之和；avtdistance代表某一類型的所有單元中離其最近的合法位置的距離的平均值； longestdistance代表某一類型的單元中，離合法位置最遠(yuǎn)的那個單元到合法位置的距
10.根據(jù)權(quán)利要求1所述的布局方法，其特征在于，所述方法進(jìn)一步包括小范圍擴(kuò)展， 其步驟包括將基本邏輯單元劃分為一層，根據(jù)基本邏輯單元的位置，找到相鄰的窗口 ； 固定其他單元類型的位置，使重疊的基本邏輯單元在所述基本邏輯單元所在位置周圍相鄰的窗口內(nèi)擴(kuò)展。
11.根據(jù)權(quán)利要求10所述的布局方法，其特征在于，所述小范圍擴(kuò)展的結(jié)束條件包括 同時滿足關(guān)鍵路徑的Slack值和單元之間重疊數(shù)量或者單獨滿足迭代次數(shù)。
全文摘要
本發(fā)明公開了一種異構(gòu)現(xiàn)場可編程門陣列的布局方法，將不同單元類型分層，根據(jù)單元類型的不同優(yōu)先級分層加力，并對所有可移動單元統(tǒng)一求解。與傳統(tǒng)FPGA布局算法相比，減少了其運(yùn)行的時間，同時提高了其設(shè)計的性能。
文檔編號G06F17/50GK102375902SQ20101025946
公開日2012年3月14日 申請日期2010年8月20日 優(yōu)先權(quán)日2010年8月20日
發(fā)明者劉攀, 孫亞強(qiáng), 王海力 申請人:雅格羅技(北京)科技有限公司