專利名稱：集成電路設計方法
技術領域：
本發(fā)明是有關于一種集成電路，且特別是有關于一種集成電路設計方法。
背景技術：
半導體集成電路(IC)工業(yè)已歷經快速成長。在集成電路發(fā)展的進程中，隨著幾何 尺寸(亦即，利用一制程可形成的最小構件(或線))的減少，功能密度(亦即，每芯片面積 的互連元件的數量)大體上已獲得增加。此一尺寸縮減過程通常可提供增進生產效率與降 低相關成本的優(yōu)勢。這樣的尺寸縮減亦已增加了處理與制造集成電路的復雜性，為了實現 這些進展，在集成電路處理與制造上需要相似的發(fā)展。舉例而言，芯片設計的性能受到電阻/電容(RC)、時序(timing)、漏電(leakage) 與金屬/介電內層地形的控制的嚴重影響。在半導體制造中，包含各種處理模塊。每個模 塊對后續(xù)工作的設計模型釋放出一些代表性的信息。之后，僅有一統(tǒng)計角可加至模擬模型 上來作為設計參考。這樣的設計流程缺少跨團隊互動，特別是當特征尺寸極遽縮小時。此 外，在現行的集成電路設計流程中，應用在模擬中的圖案遠較經常設計的圖案簡單?，F存的 設計方法遭受到種種問題的挑戰(zhàn)。舉例而言，在現行半導體處理模式中的每個模塊，例如微 影圖案化、薄膜沉積、蝕刻等等，獨立于其它模塊。沒有最大化模式效率，無法達成全芯片設 計定案，如最終設計產品。在另一問題中，統(tǒng)計角是用以作為設計參考，而會降低設計彈性 與設計余裕。此外，若想要利用來自第一技術節(jié)點的設計布局來制造第二技術節(jié)點的元件， 在設計者與半導體制造者之間需要眾多的互動。因此，需要一種方法與系統(tǒng)來提供先進集成電路科技有效且改進的集成電路設 計。

發(fā)明內容
因此，本發(fā)明的一目的就是在提供一種集成電路設計方法，可同時提升光學性能 與電性性能，來達到多目標最佳化。本發(fā)明提供許多不同實施例。一種示范集成電路設計方法包含提供第一技術節(jié) 點的電路的集成電路設計布局；將此電路的集成電路設計布局移轉至第二技術節(jié)點；根據此電路的電性參數對移轉的集成電路設計布局實施電性圖案化(ePatterning)修改；之后 根據第二技術節(jié)點的電路的移轉集成電路設計布局制作光罩(mask)。另一示范方法包含提供第一技術節(jié)點的集成電路設計布局；以及對此集成電路 設計布局進行微縮(shrinking)、格網(gridding)與小型化(compacting)制程，其中此微 縮、格網與小型化制程提供第二技術節(jié)點的移轉集成電路設計布局?？蓪σ妻D集成電路設 計布局進行一最佳化制程，以最佳化移轉集成電路設計布局的種種特性，其中這種種特性 包含移轉集成電路設計布局的數個電性指標?？纱_定的是，第二技術節(jié)點的移轉集成電路 設計布局的種種特性與第一技術節(jié)點的集成電路設計布局的特性匹配。又一示范方法包含由一集成電路設計者提供第一技術節(jié)點的原始集成電路設計 布局。此方法還包含將第一技術節(jié)點的原始集成電路設計布局轉換成第二技術節(jié)點的經轉 換的集成電路設計布局，其中此轉換步驟是由制造半導體晶圓的半導體制造者根據經轉換 的集成電路設計布局所進行。半導體制造者可進一步根據元件的電性參數，對定義在經轉 換的集成電路設計布局中的元件特征進行修改。之后，可根據經轉換與修改過的集成電路 設計布局來制作光罩，而可利用此光罩制作半導體晶圓。本發(fā)明的優(yōu)點為應用本發(fā)明可同時提升光學性能與電性性能，來達到多目標最佳 化。


從上述結合所附附圖所作的詳細描述，可對本發(fā)明有更佳的了解。需強調的是，根 據業(yè)界的標準實務，各特征并未依比例繪示，且目的僅是用以說明。事實上，為了使討論更 為清楚，各特征的數量及尺寸都可任意地增加或減少。圖1是繪示依照本發(fā)明的各實施方式的一種集成電路處理移轉的實施例的方塊 圖；圖2是繪示依照本發(fā)明的各實施方式的一種集成電路設計布局處理移轉流程的 實施例的流程圖；圖3是繪示依照本發(fā)明的各實施方式的一種集成電路設計法的實施例的流程圖；圖4是繪示依照本發(fā)明的各實施方式的一種集成電路設計法的實施例的流程圖；圖5是繪示依照本發(fā)明的各實施方式的一種集成電路設計法的實施例的流程圖。主要元件符號說明200布局移轉流程202原始設計布局
204設計微縮206設計格網
208設計小型化210最佳化
212經最佳化的設計布局214設計規(guī)則檢查
216方塊218方塊
220設計布局300方法
302方塊304方塊
306方塊308方塊
310方塊312方塊
314方塊316方塊
318 集成電路設計數據庫 320 :ePatterning表及/或ePatterning收藏庫322 :ePatterning 方程式 400 方法500 方法
具體實施例方式可了解的是以下的揭示提供了許多不同的實施例或例子，以執(zhí)行本發(fā)明的不同特 征。以下所描述的構件與安排的特定例子是用以簡化本發(fā)明。當然這些僅為例子，并非限 制。舉例而言，在描述中，第一特征形成于第二特征之上或上可能包含第一與第二特征以直 接接觸的方式形成的實施例，且亦可包含額外特征可能形成在第一與第二特征之間而使第 一與第二特征并未直接接觸的實施例。此外，本發(fā)明可能會在各例子中重復參考數字及/ 或文字。這樣的重復是基于簡單與清楚的目的，以其本身而言并非用以指定所討論的各實 施例及/或配置之間的關系。在傳統(tǒng)集成電路處理與制程控制模式中，每個模塊團隊收集數據并將這些數據制 作成表。一設計團隊，例如特別為集成電路模擬的程序(SPICE)團隊，來執(zhí)行最終模式。接 著，提供統(tǒng)計角給SPICE半實驗性模型(SPICEsemi-empirical modeling)的設計團隊。目 前，設計科技處理進行至可制造性設計(design for manufacturability ；DFM)或DFM法， DFM或DFM法為制造數據與設計程序的整合，以獲得較佳良率與設計效率/可靠度。DFM法 可提升設計者與制造者之間的互動與溝通。通過設計機臺販賣者的共同研究，DFM可在各 設計階段實現。在一例子中，制造者可為半導體制造廠；設計者可為集成電路設計室；且設 計機臺販賣者可為電子設計自動化(EDA)機臺販賣者。DFM法的設計常包含晶體管級模擬， 而需要制造者提供機密的制造信息給設計者。此外，當產品從一制造場所轉移至另一制造 場所時，或者從一種制作技術轉移至另一種制作技術時，設計者因重新設計而必須以額外 的努力/成本忙于制作信息溝通與設計者/制造者互動上。本發(fā)明提供一種改進的設計法。所揭示的設計法根據產品的性能，來提升處理 模塊與設計團隊之間的溝通，而達到多目標最佳化。對更特殊的處理配方、處理模式與光 罩制作技術，充分利用制作信息，且全面性最佳化集成電路設計布局。首先，在所揭示的設 計方法中，設計與晶圓(和光罩)制作之間的互動發(fā)生在光學近接修正(OPC)步驟，其中 光學近接修正步驟在半導體制造者的光罩制作模塊中進行。光學近接修正步驟包含電性 性能參數與最佳化。因此，所揭示的方法亦稱為電性光學近接修正圖案化(亦為eOPC或 ePatterning)技術。第二，el^atterning技術不同于傳統(tǒng)的光學近接修正。光學近接修正 技術是設計用以增加輔助特征至集成電路設計布局，并修飾此集成電路設計布局，以提升 光學分辨率，因此僅對準光學性能，例如微影制程的光學性能。相比之下，^atterning技術 是設計用以增加輔助特征至集成電路設計布局，并修飾此集成電路設計布局，以提升將形402 方塊404A 方塊404C 方塊406 方塊410 方塊414 方塊
404 方塊 404B 方塊 404D 方塊 408 方塊 412 方塊 416 方塊成的集成電路元件的電性性能，因此可達到多目標最佳化(即，最佳化光學性能與電性性 能)。第三，在最佳化元件的電性性能期間，來自于各種處理模塊的各種處理偏差可通過調 整元件的設計布局而獲得抵銷，以達到元件的設計的電性性能。舉例而言，修改晶體管的柵 極的設計布局，以降低源自于各種制作制程的電性性能偏差，并最佳化晶體管的電性性能， 因此提供橋梁與方法來有效溝通設計模塊與各種制作模塊。ePatterning技術將透過各種 實施例而進一步詳細描述于下。本發(fā)明實施改進的設計法(包含ePatterning技術)來獲得集成電路設計布局 (即，例如由設計者所提供的已完成的實際布局)，并自動將此集成電路設計布局轉換成另 一組處理設計規(guī)則，而使此布局以新的目標處理技術來加以制作。此經常稱為處理移轉，可 用以移轉一設計至下一技術節(jié)點，而使更高的積集度、更小的晶粒尺寸、更高的性能與較佳 的電力消耗成為可能。處理移轉亦可用以移轉一設計至相同技術節(jié)點中的不同制造設備或 制造廠，以獲得第二開源、更高的體積可利用性或其它商業(yè)原因。圖1是繪示從90納米技術節(jié)點至65納米的技術節(jié)點的一種示范處理移轉。處理 移轉包含微縮技術節(jié)點、以及最佳化更小技術節(jié)點元件的性能。技術節(jié)點移轉包含重復利 用與分析硬式智慧財產權(hard IP)。在本例子中，硬式IP提供GDSII文件格式(或DFII 文件格式)的光罩級設計區(qū)塊?？煽紤]其它文件格式。示范的硬式IP可包含有關光罩、制 造此光罩的制程規(guī)格、以及設計規(guī)則。在處理移轉期間，修改并重新調整硬式IP文件(hard IP file)的尺寸使其具有 較小的布局，較小的布局一般需要新處理設計規(guī)則。技術節(jié)點移轉重新調整每個個別特征 的尺寸，以符合時序與功率限制，并產生最佳化且設計規(guī)則修正的布局。重新調整尺寸與最 佳化制程決定各種變化，將執(zhí)行這些變化以制造更小技術節(jié)點元件。這類的變化(修改)包 含制程變化(即，材料規(guī)格，例如光阻、內金屬介電質與內層介電材料考慮；曝光參數，例如 曝光能量與時間；聚焦考慮；植入制程參數，包含植入能量、時序與壓力等等；回火處理參 數；及/或其它考慮)；SPICE模式變化(例如，因不同元件目標與性能)；設計流程(即，可 提出新的設計流程，設計者可增加設計復雜度)；OPC分析變化(S卩，對于更小的技術節(jié)點可 能需要精細的OPC配方)；制造廠變化；以及其它變化。亦需考慮深次微米效應，既然這些 效應的沖擊隨著元件尺寸的進一步縮減而增加。在本例子中，如將于以下所進一步討論的， 重新調整尺寸與最佳化制程將利用在此所描述的ePatterning技術，以不僅最佳化集成電 路設計布局，也最佳化光學與電性參數。圖2是繪示簡化的集成電路設計布局移轉流程200，其可實施微縮與最佳化圖1所 示的90納米技術節(jié)點元件至65納米技術節(jié)點元件。如圖1所示，90納米技術節(jié)點元件的 區(qū)塊的性能需與65納米技術節(jié)點元件的同一區(qū)塊進行實質相同的運轉。布局移轉流程200 以一原始設計布局(GDS) 202開始，此原始設計布局202反映出較大技術節(jié)點元件(即，90 納米技術節(jié)點元件)的設計布局。原始設計(電路)布局202可包含一組排列的幾何形狀， 每個形狀由特定罩幕層(particular mask layer)(即，多晶硅或不同金屬層)所構成，以 形成描述在一電路元件級描述中的元件(即，晶體管、電阻、電容)。根據所有必須設置的集 成電路元件與內連(interconnections)，每個制造過程包含其擁有的罩幕層組與其擁有的 布局設計規(guī)則。在一例子中，設計者提供原始設計布局202給半導體制造者。在另一例子 中，半導體制造者可從半導體制造者的數據庫中的制作數據中獲取原始設計布局202。
原始設計布局202接著歷經設計微縮204、設計格網206與設計小型化208。設計 微縮204包含考慮元件尺寸估算(sizing)與路線安排(routing)的規(guī)則。舉例而言，設計 微縮規(guī)則包含用來形成電路元件與繞線(routing wires)的每一罩幕層的最小寬度、長度 與凹槽。設計格網206可包含設計格網規(guī)則，例如調整每單一形狀成一特定格網。設計小 型化208可包含設計小型化規(guī)則，例如一對罩幕層之間的最小間隙、圍場(enclosure)、延 伸與重疊。經由例子而非限制，90納米技術節(jié)點元件的設計布局歷經設計微縮204、設計格 網206與設計小型化208，而移轉至65納米技術節(jié)點元件的設計布局。經移轉的設計布局 接著可接受最佳化210。最佳化210執(zhí)行改進的設計法，此設計法包含ePatterning技術， ePatterning技術將于以下更詳細地描述。此改進的設計法進行性能基礎的圖案化最佳化， 因此最終移轉設計布局的性能參數(包含光學與電性參數)與原始設計布局所達成的性能 參數匹配。經最佳化的設計布局212接著可進行設計規(guī)則檢查(DRC) 214制程。設計規(guī)則檢 查技術可決定是否經最佳化的設計布局212的實質布局滿足建議的參數(或設計規(guī)則)。 設計規(guī)則規(guī)定特定的幾何與連接限制，以確保有足夠的余裕來解釋半導體制作過程中的變 化性。示范設計規(guī)則包含規(guī)定設計中的任何形狀的最小寬度的寬度規(guī)則、規(guī)定二相鄰對象 之間的最小距離的間距規(guī)則、規(guī)定必須存在二層之間的關系(即，可能規(guī)定一種形式的對 象的圍場規(guī)則，例如一接觸或介層窗，必須以一些額外的余裕，而為一金屬層所覆蓋)的二 層規(guī)則、最小面積規(guī)則、其它適合規(guī)則、及/或上述規(guī)則的組合。若經最佳化的設計布局無法符合設計規(guī)則檢查214中的建議參數，經最佳化的設 計布局212接受進一步的最佳化210。若經最佳化的設計布局212符合提供在設計規(guī)則檢 查214中的建議參數時，接著在方塊216中，檢查經最佳化的設計布局212，以判斷經最佳 化的設計的特性是否符合原始設計的特性。在方塊218中，取得原始設計布局202的特性 (或設計信息)來與經最佳化的設計布局的特性比較。原始設計布局202的特性可從制作 數據中取得，此制作數據例如為儲存在一半導體制造者的一模塊的一數據庫中。因為ePatterning技術的利用，本發(fā)明可核對與最佳化設計布局、光學性能參數 (目標)與電性性能參數(目標)。再本實施例中，從一較大技術節(jié)點元件的原始設計布局 取得的電性特性/目標與一較小技術節(jié)點元件的經最佳化及移轉過的設計布局的電性特 性/目標做比較。如同以上所提，原始設計布局中的一方塊的特性和性能需與經最佳化及 移轉過的設計布局的相對應方塊的特性和性能匹配。若性能參數不匹配，經最佳化及移轉 過的設計布局可能需接受進一步的最佳化210。若性能參數匹配，此經最佳化及移轉過的設 計布局220代表最終設計布局220。最終設計布局220可應用在半導體制造或光罩制造制 程中。利用ePatterning技術可在設計布局移轉制程中提供數個優(yōu)勢，包含但不限于維持 經移轉的設計布局中的原始設計布局的方塊級電路的主要結構；維持經移轉的設計布局中 的原始設計布局的元件(與個別方塊)的性能；提供一步成形(one-step)的實體與設計意 識移動過程而無需交互參照(cross-referencing)設計過程與來自各販賣者的多種EDA機 臺；對設計布局移轉提供有成本效益的方法；縮減電路級確認的轉作時間；易于整合至集 成電路設計與制造過程；及/或各種其它優(yōu)勢。圖3是繪示以一或多個實施例，且依照本發(fā)明的各實施例建構的集成電路設計(或光罩制作)的方法300的流程圖。在本實施例中，方法300為光罩設計或光罩制作方法。 上述參照圖2所描述的布局移轉流程200實施方法300，以確保經移轉的技術節(jié)點(即，65 納米技術節(jié)點)元件的性能與原始技術節(jié)點(即，90納米技術節(jié)點)元件的性能匹配。更 特別的是，最佳化方法300確保經轉移的技術節(jié)點元件的方塊表現出與原始技術節(jié)點元件 的同一方塊實質相同的性能?？闪私獾囊稽c是，在方法300進行之前、期間或之后，可提供 額外的步驟，本方法的另外的實施例可取代或消除以下所描述的步驟中的一些步驟。方法300開始于方塊302，而提供IC設計布局。設計者可提供IC設計布局。在一 例子中，設計者為一設計室或一設計團隊，其獨立于指派來根據此IC設計布局制作IC產品 的半導體制造者(或IC工廠)。在一例子中，半導體制造者為一半導體廠。IC設計布局包 含各種根據一 IC產品的規(guī)格而設計的IC產品的幾何圖案。此IC設計布局以一或多個具 有幾何圖案的信息的數據文件加以呈現。舉例而言，IC設計布局可以任何適合格式，例如 GDS格式，來加以表示。IC設計布局可以為GDSII文件格式(或DFII文件格式)。根據欲制作的IC產品的規(guī)格，設計者執(zhí)行一適當設計程序來形成IC設計布局。設 計程序可包含邏輯設計、實體設計、及/或布局與繞線。在一例子中，舉例而言，部分的IC設 計布局包含各種IC特征，例如欲形成在半導體基材(例如硅晶圓)或設置在半導體基材上 的各材料層中的主動區(qū)、柵極電極、源極與漏極、內層內連線的金屬線或介層窗、以及焊墊 的開口。設計者接著將此IC設計布局提供給指派或商定來根據此IC設計布局制作IC產 品的半導體制造者。替代地，半導體制造者可從半導體制造者的數據庫的制造數據中取得 原始設計布局。舉例而言，在本實施例中，IC設計布局為經移轉的設計布局，例如較大技術 節(jié)點(即，90納米)的原始設計布局，此原始設計布局已利用制程移轉(設計微縮、格網與 小型化)來達到較小技術節(jié)點(即，65納米)的經移轉設計布局。在方塊304中，方法300對IC設計布局進行邏輯操作(或L0P)。邏輯操作根據制 作規(guī)則修改IC設計布局。在本實施例中，半導體制造者進行邏輯操作。各種制造者模塊將 制造限制轉換成一組IC設計布局必須符合的規(guī)則。若IC設計布局不符合此組規(guī)則，將因 此而修改此IC設計布局，直到此經修改的IC設計布局符合這些規(guī)則。這樣的修改是由邏 輯操作所執(zhí)行。在方塊306中，方法300進行前處理與交換制程。在前處理與交換制程期間，劃分、 匹配與取代IC設計布局中的幾何圖案，以提供數個IC設計布局的重復方塊，如此可簡化IC 設計布局來進行進一步的處理。舉例而言，為了縮減制程成本與時間以提升效率，取代一重 復圖案，如此一來，對每一重復圖案，將不會重復對此重復圖案的任何進一步修改。若一重 復出現在各種設計中，可將其取出并置入數據庫或收藏室中，以供未來使用。在此例子中， 此重復圖案由收藏室的一標準圖案所取代。在方塊308中，對此IC設計布局進行目標轉移制程。在此步驟中，將各種光學近接 修正(OPC)特征，例如散射條、截線(serif)、及/或錘頭(hammerheads)，加入IC設計布局 中。根據光學模式或規(guī)則，增加各種OPC特征(及/或斜線)或改變這些OPC特征的位置， 如此在微影制程后，晶圓上的最終圖案可獲得改善而具有增進的分辨率與精確度。此外，如 以下將進一步討論的，目標轉移制程不僅會將正常的OPC特征并入IC設計布局中，也會將 ePatterning特征并入IC設計布局中，以提升光學性能與電性性能，來達到多目標最佳化。在方塊310中，方法300對IC設計圖案進行重復與修正制程。在此步驟中，可重復與提高加入OPC特征與eOPC特征的制程，直至所形成的IC設計布局可達到高分辨率或 符合根據欲形成在晶圓中的最終圖案的預期規(guī)則。在此，可根據模擬結果，例如模擬的近接 效應，來執(zhí)行重復與修正制程。舉例而言，根據通過微影制程及/或蝕刻制程所形成的模擬 晶圓結果，來調整IC設計布局。在一例子中，模擬過程從半導體制造者取得制造數據，例如 來自于微影曝光制程及/或蝕刻制程的數據，來做為輸入，并提供虛擬的經顯影光阻圖案 或蝕刻圖案做為輸出?？筛淖僆C設計布局的各個特征，例如所新增的OPC與ePatterning 特征，的位置或尺寸，以獲得制作優(yōu)勢及/或產品性能的提升，例如微影分辨率的提升。附 加地或替代地，可于IC設計布局加入其它特征，或對此IC設計布局實施其它動作。舉例而 言，可將數個虛設插入特征加入IC設計布局，來獲得提升的化學機械研磨(CMP)或其它處 理優(yōu)點。在方塊312中，可對IC設計布局進行光罩規(guī)則檢查(MRC)。此包含根據光罩規(guī)則 進一步檢查IC設計布局，以及若有需要則修改此IC設計布局。舉例而言，從光罩制造模塊， 例如光罩店，取得MRC制程中的光罩規(guī)則。光罩制造模塊可為半導體制造者的一部分。從 光罩制造模塊收集各種光罩制作數據并取出而形成一組規(guī)則，作為欲造像成光罩的圖案的 IC設計布局應遵循此組規(guī)則。附加地或替代地，光罩規(guī)則或光罩規(guī)則子集用以作為指導方 針，來調整IC設計布局。MRC制程亦可或替代性地執(zhí)行設計規(guī)則檢查(DRC)制程，如參照圖 2與DRC制程214所做的描述。在方塊314中，方法300可修改IC設計布局，以提供具有光罩制作機臺可理解的 格式的經修改的IC設計布局。一示范經修改的IC設計布局以GDS格式表示。若方法300 實施于IC設計布局移轉流程200中，則比較經修改后的IC設計布局的特性與原始IC設計 布局的特性。特別的是，進行電性性能的檢查。接著，在方塊316中，根據IC設計布局制作一光罩或一組光罩。舉例而言，利用電 子束(e-beam)或多重電子束機制，并根據IC設計布局，而于光罩上形成圖案?？梢愿鞣N技 術制作光罩。在一例子中，利用二元技術制作光罩。在本實施例中，光罩圖案包含不透光區(qū) 與透光區(qū)。用來曝光涂布在晶圓上的成像敏感材料層(即，光阻)的輻射光束，例如紫外光 束，會受到不透光區(qū)的阻擋，但會穿過透光區(qū)。在一例子中，二元光罩包含透光基材(即，熔 融石英)與不透光材料(即，鉻)覆蓋在光罩的不透光區(qū)中。在另一例子中，利用相移技術 來制作光罩。在相移光罩(PSM)中，形成在光罩上的圖案中的各種特征設置成具有適當的 相差，以提升分辨率與成像質量。在各例子中，相移光罩可為在此技術領域中已知的衰減式 相移光罩(attenuated PSM)或交替式相移光罩(alternatingPSM)。在光罩形成后，接下來可進行其它處理步驟。在本實施例中，利用上述方法所形成 的光罩來制造半導體晶圓。半導體晶圓包含具有數個材料層形成于其上的硅基材或其它合 適基材。其它合適的基材材料包含適合元素半導體，例如鉆石或鍺；適合化合物半導體， 例如碳化硅、砷化銦或磷化銦；或適合的合金半導體，例如碳化硅鍺、磷化鎵砷或磷化鎵銦。 半導體晶圓還可包含各種摻雜區(qū)、介電特征與多層內連線(或形成在后續(xù)制作步驟)。光罩 可應用在各種制程中。舉例而言，光罩可應用在離子植入制程中，以在半導體晶圓中形成各 種摻雜區(qū)；可應用在蝕刻制程中，以在半導體晶圓中形成各種蝕刻區(qū)；可應用在沉積制程 中(即，化學氣相沉積(CVD)或物理氣相沉積(PVD))，以在半導體晶圓上的各區(qū)中形成薄 膜；及/或其它合適制程?？蓮母鞣N制作制程，包含化學氣相沉積、物理氣相沉積、蝕刻、離子植入與微影制程，來收集各種制作數據，其中這些制作制程是來自于先前處理過的半導 體晶圓、處理機臺與度量衡機臺。方法300還應用一集成電路(IC)設計數據庫318，以簡化并改進IC設計。IC設 計數據庫318包含ePatterning表及/或ePatterning收藏庫320，以提供IC設計的標準 ePatterning表及/或收藏庫，其中此IC設計可由方法300所實施。IC設計數據庫318額 外包含一機制，以從IC設計布局的ePatterning表及/或ePatterning收藏庫320取出相 關數據。el^tterning表及/或ePatterning收藏庫320包含建立用以連結IC設計布局 與晶圓處理結果(在一些例子中，為光罩處理結果)的表格。在一例子中，IC設計數據庫 318額外包含ePatterning方程式322，ePatterning方程式322應用于可由方法300執(zhí)行 的IC設計中。在本實施例中，應用制作數據來模擬晶圓處理結果，包含光學結果與電性結果。將 晶圓處理結果(包含光學結果與電性結果)反饋至方塊308與310，以進行目標轉移制程與 重復/修正，并通過遭OPC與ePatterning特征并入IC設計布局中的方式，來修改IC設計 布局。這可使得IC設計者與各個制造模塊之間的互動更為有效率地執(zhí)行在半導體制造者 中(例如方塊308與310所述步驟)，并使此過程對于IC設計者而言更為清晰。在一些實 施例中，對一程序簡化晶圓模擬結果，此程序包含根據對應晶圓結果的IC設計布局，來檢 查ePatterning表。舉例而言，根據柵極電極與主動區(qū)(active region)的幾何形狀，來模 擬一晶體管(即，互補式金屬氧化物半導體(CMOS)晶體管)的光學結果與電性結果時，將 對應的幾何形狀轉換成簡化的幾何形狀，例如矩形，如此可從ePatterning表決定模擬的 光學與電性結果。特別是，可利用制造數據，例如來自于微影制程及/或蝕刻制程的數據， 從模擬中獲得光學結果，例如柵極電極與主動區(qū)的輪廓。同樣應用ePatterning收藏庫來提供晶體管及/或其它特征的模擬結果?？深A先 處理并聚集重復出現在各種IC設計布局中的晶體管或其它特征于ePatterning收藏庫中， 以供應用。在一實施例中，在方塊302中，處理IC設計布局，以獲取任何代表性的特征。此 代表性的特征可在先前的IC設計布局中找到，因此可根據表及/或收藏庫，來簡化代筆性 特征的模擬。在一例子中，若此代表性特征可能會發(fā)生在未來的IC設計布局中，從IC設 計布局中取出此代表性特征，并預先處理一次，再將其儲存在ePatterning表/收藏庫中， 以供本次或其它未來的IC設計布局中重復使用，來提高效率。在另一例子中，在方塊302 中，提供IC設計布局給ePatterning數據庫，以獲取代表性特征，并使IC設計布局的一些 特征相配于IC設計數據庫318中的現存代表性特征，例如相配于ePatterning表/收藏 庫。此外，通過根據柵極電極與主動區(qū)的輪廓，來模擬晶體管的方式，可進一步決定電性結 果(S卩，晶體管的電性性能)。在一示范晶體管實施例中，晶體管通道是定義為柵極電極與主動區(qū)之間的重疊 區(qū)。更特別的是，通道輪廓定義為柵極電極與主動區(qū)的輪廓之間的重疊區(qū)?？衫媚M機 臺來模擬通道輪廓，而獲得其電性參數，例如飽和電流、漏電流與臨界電壓?？蓪⑼ǖ垒喞?簡化成一有效的幾何形狀，例如有效的矩形。對有效形狀進行模擬，以提升效率。亦可通過 模擬方式而從IC設計布局中產生通道的輪廓，接著根據用以有效率且精確地簡化特征(例 如通道)的幾何形狀的程序，來從通道輪廓產生有效的矩形。這樣的程序可能執(zhí)行描述于 2008年10月13日申請且發(fā)明人為侯永清(Yung-Chin H0U)等人的美國專利申請案編號第12/2504M號“準確的布局后分析的以對應表為基礎的可制造性設計(TABLE-BASED DFM FOR ACCURATE POST-LAYOUT ANALYSIS) ”中的方法。在一例子中，有效的矩形為一幾何形 狀，SPICE機臺或其它適合模擬機臺可有效地且高效率地模擬此幾何形狀來獲得電性性能。因此，將此ePatterning設計階段(例如方塊308與310)應用在本發(fā)明中，而本 發(fā)明不僅將傳統(tǒng)OPC特征并入IC設計布局中，也將其它額外的修改/特征并入IC設計布 局中。這些額外的修改/特征稱為ePatterning修改/特征，其可應用或增加至IC設計布 局中。這些額外的修改/特征包含但不限于，可調特征(例如通道)的修改/特征。這些 特征可針對調整最終電性性能，且額外包含供更進一步的化學機械研磨處理的虛設插入特 征。利用模型化基礎(model-based)及/或規(guī)則基礎(rule-based)程序，將ePatterning 修改/特征應用或加入IC設計布局。為了說明的目的，詳細解釋有效矩形的產生。首先，找出相關柵極電極輪廓與主動 區(qū)輪廓所定義的IC布局輪廓中的晶體管的通道輪廓內的最大矩形。接著，根據通道輪廓與 最大矩形之間的差距，找出對最大矩形的寬度修正。同樣地，根據通道輪廓與最大矩形之間 的差距，找出對最大矩形的長度修正。在一實施例中，通道的等效寬度為最大矩形的寬度加 上寬度修正，通道的等效長度為最大矩形的長度加上長度修正。接著，為了元件的性能估算，提供IC設計布局的對應特征(即，通道(channel)) 的有效幾何形狀給晶體管的電性參數的模擬機臺(即，SPICE)。電性參數包含晶體管的飽 和電流、漏電流與臨界電壓。為了獲得較佳了解，根據制造數據而應用于IC設計布局以產 生輪廓的模擬亦稱為第一模擬(或光學模擬)。應用于輪廓(或經簡化的幾何形狀)以產 生電性參數的模擬亦稱為第二模擬(或電性模擬)。因此，通過電性模擬，且根據通道的輪 廓，可獲得晶體管的電性參數，其中此輪廓是透過光學模擬且根據IC設計布局與制造數據 所決定。透過這兩種形式的模擬，元件(例如晶體管)的電性參數與IC設計布局有關。同樣地，透過模擬(光學模擬與電性模擬)，IC設計布局的改變也與電性參數的改 變有關。這樣的相關可用以修改IC設計布局，以獲得最佳化或改善的電性性能。此外，這 樣的相關可以利用方程式來量化表示，這些方程式可稱為ePatterning方程式322，并儲存 在ePatterning IC設計數據庫318中。在一例子中，每個ePatterning方程式表示有效幾 何形狀與電性參數之間的數學關系。因此，可簡化電性模擬，以從ePatterning方程式獲得 電性結果。在另一例子中，每個ePatterning方程式表示IC設計布局中的特征的的幾何形 狀與相對應元件的電性參數之間的數學關系。在本實施例中，簡化光學模擬與電性模擬，以從ePatterning方程式取得電性結 果。在另一例子中，透過應用el^tterning方程式或額外檢查ePatterning表/收藏庫的 方式，可簡化應用或加入IC設計布局的ePatterning修改/特征。在一例子中，IC設計布 局中的通道的特定寬度及長度與對應晶體管的特定飽和電流有關。在又一例子中，IC設 計布局中的通道的特定寬度/長度的變化與飽和電流的特定變化有關。若飽和電流不符 合規(guī)格，根據ePatterning方程式，很容易判斷什么變化施加在IC設計布局中的晶體管的 通道，借以將飽和電流調整至預設在規(guī)格內的范圍中。同樣地，漏電流或臨界電壓亦可以 ePatterning方程式來加以表示。如上所提，可根據方塊308與310的制造數據修改與微調IC設計布局，其中應用 或增加修改/特征至IC設計布局中。因此，可根據來自ePatterning IC設計數據庫318的輸出，來執(zhí)行方塊308的目標轉移制程及/或方塊310的重復/修正制程?？芍苯訌?ePatterning方程式得到元件特征(例如通道)的模擬結果，而無需歷經費時的模擬?？?避免費時的模擬，以達到短設計時間與高效益成本。舉例而言，根據直接來自el^tterning IC設計數據庫318的目標特征的模擬電性結果，來進行方塊308的目標轉移制程。以下所描述的至少一些優(yōu)點與好處可以IC設計的所揭示方法的各種實施例來加 以表現，其中IC設計包含光罩制作與晶圓制造。舉例而言，根據制造信息，所揭示的方法允 許設計者聚焦在IC設計上，而不會造成考慮制造能力與調整IC設計的負擔。替代的是，半 導體制作端可通過增加在此所描述的ePatterning技術與特征，并根據正常OPC步驟的制 造數據，來修改與微調IC設計。因此，制造數據散布在半導體制造者之內，而允許制造信息 與營業(yè)秘密維持機密。此外，當半導體制造者中的IC產品欲從一產品線轉移至不同產品線 或不同制造技術時(例如，將IC設計從第一技術節(jié)點移轉至第二技術節(jié)點)，設計者無需根 據新制造信息而重新設計現存產品。半導體制造者可根據來自新指定產品線或半導體技術 的新制造數據，并通過修改或微調IC設計布局的方式，而使用所揭示的方法300獨立地重 新設計IC設計布局。因此，根據來自于相關產品線或半導體技術的實驗數據與生產數據， 包含ePatterning表、收藏庫與方程式的新ePatterning數據庫積聚地建立在預處理程序 中。此外，IC設計的調整不僅根據半導體晶圓上的成像圖案，也根據形成在半導體晶圓上 的最終元件的電性參數與元件性能。透過IC設計在ePatterning特征執(zhí)行的階段的調整， 完成光學目標(利用微影制程在晶圓上形成的成像圖案)與電性目標(元件性能)。在一些例子中，并未利用OPC特征，且根據設計者所提供的原始IC設計布局來將 IC設計布局調整成目標圖案。替代的是，利用在此所描述的ePatterning技術，且根據設 計者所提供的集成電路的規(guī)格，來調整電性目標，以獲得最佳化性能。舉例而言，調整IC 設計布局時，欲形成在半導體晶圓上的柵極電極的圖案并未調整成設計者所提供的IC設 計布局。替代的是，利用el^tterning技術來調整柵極電極(或主動區(qū))的圖案，因此可 最佳化飽和電流，且可最小化漏電流。在各實施例中，el^tterning技術包含輔助特征，例 如散射條、截線、及錘頭，這些輔助特征不僅可提升光學分辨率，也可提升電路性能。此外， ePatterning技術包含其它對IC設計布局的修改，例如重新調整尺寸、重新擺設、以及調整 IC設計布局中的特征的邊界。通過在OPC階段執(zhí)行對IC設計布局的修改，所揭示的針對最 佳化性能(或最佳化電性參數)的ePatterning方法，可透過經修改的IC設計布局反映來 自所有處理模塊的制造數據的反饋的方式，來有效協(xié)調所有處理模塊，這些處理模塊甚至 包含來自測試模塊的測試數據，例如來自元件電性性能的針測(probe test)的測試數據。 因此，透過所揭示的方法300中的ePatterning技術，IC設計布局、光學目標(對于IC圖案 化)以及電性目標(對于電性性能)所有均可有效互動，以提供經最佳化的IC設計布局、 光學目標與電性目標。在一例子中，IC設計數據庫318用以修改IC設計布局，借此使半導體制造者所在 晶圓上形成的相對應集成電路具有增進或最佳化的電性性能，因為IC設計布局有特別調 整給半導體制造者。根據來自半導體制造者的制造數據來建立ePatterning數據庫。方法 300提供一機制，以從ePatterning表及/或ePatterning收藏庫320取得數據，并將所取 出的數據應用至IC設計布局，以供修改或增加新特征。來自各處理模塊的制造數據用來模 擬晶圓處理結果，并最佳化電性性能的IC設計。IC設計者與制造模塊之間的互動與協(xié)調在制造者內的ePatterning階段執(zhí)行，因此此制程對于IC設計者而言是清晰的。各種晶圓模 擬結果以ePatterning表或ePatterning收藏庫來加以表示。因此，透過查詢ePatterning 表或收藏庫，可簡化修改及/或增加新特征至IC設計布局的程序。由于此方法，設計者無 需處理特別半導體制造者的制造細節(jié)。根據規(guī)則(因此為規(guī)則基礎)或根據模型(因此為模型化基礎)或其組合，可達 成ePatterning修改/特征。在規(guī)則基礎型ePatterning中，根據ePatterning表及/或 ePatterning收藏庫320及/或ePatterning方程式，邏輯操作制程在方塊304中修改IC 設計布局。舉例而言，可從儲存在ePatterning數據庫中的制造數據與模擬，取得各種規(guī) 則。邏輯操作可應用這些規(guī)則來修改IC設計布局，以改進IC設計布局中的元件的電性性 能。通過執(zhí)行方法300，el^atterning設計與OPC操作流程兼容且相稱，其中OPC操作流程 是由根據IC設計布局而將形成于晶圓上的元件的電性性能所驅動。根據電性影響，IC設計 布局可在正常OPC操作之前、期間或之后修改。在一例子中，應用于或增加至IC設計布局 中的ePatterning修改/特征可在OPC機臺中執(zhí)行。通過在OPC機臺中執(zhí)行ePatterning 設計，設計調整操作具有成本效益且有效率。方塊304至310的制程可實施于IC設計布局超過一個循環(huán)，直至符合預設標 準。舉例而言，若漏電流小于定義在生產規(guī)格中的一值，根據ePatterning表及/或 ePatterning收藏庫320與ePatterning方程式322，在方塊304的邏輯操作制程中修改IC 設計布局，接著進行方塊308與310的目標轉移及重復與修正制程。之后，若需要進一步的 邏輯操作與目標轉移，利用預設標準來查核IC設計布局。若IC設計布局通過標準，方法 300將進行至方塊312的MRC制程。否則方法300將回道方塊304，而重復進行方塊304至 310，來進一步調整IC設計布局，直至符合標準。圖4是繪示依照本發(fā)明的各實施例所架構的一種集成電路設計的方法400的流程 圖。參照圖2所描述的布局移轉流程200可執(zhí)行方法400，以確保經移轉的技術節(jié)點(即， 65納米技術節(jié)點)元件的性能與原始技術節(jié)點(即，90納米技術節(jié)點)元件的性能匹配。 更特別的是，最佳化方法400確保經轉移的技術節(jié)點元件的方塊表現出與原始技術節(jié)點元 件的同一方塊實質相同的性能。方法400的實施例相似于方法300。可了解的一點是，在方 法400進行之前、期間或之后，可提供額外的步驟，本方法的另外的實施例可取代或消除以 下所描述的步驟中的一些步驟。方法400開始于方塊402，而提供原始設計布局。設計者可提供IC設計布局。在 一例子中，設計者為一設計室或一設計團隊，其獨立于指派來根據此IC設計布局制作IC產 品的半導體制造者(或IC工廠)。在一例子中，半導體制造者為一半導體廠。IC設計布局 包含各種根據一 IC產品的規(guī)格而設計的IC產品的幾何圖案。此IC設計布局以一或多個 具有幾何圖案的信息的數據文件加以呈現。舉例而言，IC設計布局可以任何適合格式，例 如GDS格式，來加以表示。IC設計布局可以為GDSII文件格式(或DFII文件格式)。在方塊404中，對IC設計布局進行邏輯操作(或L0P)。邏輯操作根據制作規(guī)則修 改IC設計布局。在本實施例中，半導體制造者進行邏輯操作。各種制造者模塊將制造限制 轉換成一組IC設計布局必須符合的規(guī)則。若IC設計布局不符合這些規(guī)則，將因此而修改 此IC設計布局。這樣的修改是由邏輯操作在此步驟中所執(zhí)行。在方塊406中，進行在此所述的ePatterning技術(e_0PC技術)。亦可進行OPC技術。在此，對此IC設計布局施加各種修改。這些修改是根據半導體制造者中的各種處理 模塊所提供的制造數據，此半導體制造者通常已指派來根據IC設計布局制作集成電路元 件于半導體晶圓上(或根據IC設計布局制作光罩于基材上)。這些處理模塊包含，如代表 性例子，離子植入、蝕刻、化學氣相沉積、物理氣相沉積、原子層沉積、磊晶成長、微影與熱氧 化模塊。其它處理模塊可加以考慮。對于IC設計布局的修改包含加入新特征、重新調整特 征尺寸、重新擺設一現存特征、及/或改變現存特征的邊界線。如上所述，OPC是設計來對 IC設計布局增加輔助特征與修改IC設計布局，借此提升光學解晰度。Patterning則是設 計來對IC設計布局增加輔助特征與修改IC設計布局，借此提升電性性能。ePatterning技 術可并入OPC功能，借此ePatterning可對IC設計布局增加輔助特征與修改IC設計布局， 以提升光學分辨率，并改善電性性能。方塊406的ePatterning可利用進一步描述于下的各種子步驟來執(zhí)行。在本實施 例中，方塊406的ePatterning執(zhí)行方塊404A、404B、404C與404D的子步驟。在方塊404A 中，方塊406的ePatterning可產生數個柵極。舉例而言，IC設計布局包含一或多個晶體 管，例如金屬氧化物半導體(M0Q晶體管。每個晶體管包含一柵極定義在一通道上，柵極設 計來控制此通道。每個柵極包含柵極介電質與柵極電極位于柵極介電質上。根據來自半導 體制造者的制造數據，對柵極進行模擬制程，以形成一對應的柵極輪廓。此柵極輪廓亦稱為 ePatterning輪廓，其代表相關半導體制造者所制造的柵極的幾何形狀與尺寸。同樣地，亦 形成主動區(qū)的輪廓。通道輪廓為介于柵極與主動區(qū)的輪廓之間的重疊區(qū)，于是通道輪廓因 而形成。方塊404A還包含尋找?guī)缀螀担玳g距S與高度H。舉例而言，主動區(qū)包含第 一線段垂直于柵極且與柵極重疊。主動區(qū)亦包含第二線段與第一線段接觸，并與柵極相隔 開，且以平行于柵極的方向延伸。間距S代表柵極與主動區(qū)的第二線段之間的間隔。高度 H代表主動區(qū)的第二線段平行于柵極的方向的尺寸?？衫媚M制程找到柵極輪廓與幾何 參數。在方塊404B中，方塊406的ePatterning可計算出對IC設計布局中的通道的各 種電性參數的變化與幾何參數的對應變化(或幾何變化)。幾何變化代表IC設計布局的幾 何參數的原始値的相關變化。IC設計布局的IC元件的幾何參數的例子為通道的長度與寬 度。因此，IC設計布局的修改直接與電性性能的變化有關。接著，IC設計布局的調整可直 接針對電性性能。為此目的，可利用商業(yè)模擬機臺，例如SPICE。如同上述，可將通道輪廓簡 化成矩形，稱為有效矩形。此外，可以一或多個表(eOPC或ePatterning表)來表示通道的 各有效矩形的模擬結果，因此這些參數可通過查ePatterning表而決定。在此制程中，可利 用內插(interpolation)程序來決定對應電性參數。在方塊404B中所決定的示范幾何變化包含dWs與dLs，其分別代表通道的寬度與 長度的變化。電性參數包含飽和電流Isat與飽和電流變化dlsat的相關變化。其它電性 參數可包含漏電流Ioff、臨界電壓Vth、其它合適電性參數、及/或其組合。因此，電性參數 變化包含dloff與dVth、其它合適電性參數變化、及/或其組合?？蓪㈦娦詤狄暈槭┘?在IC設計布局上的限制。為了使制造的元件符合這些限制，通過改變幾何參數，例如寬度 W與長度L的方式，來調整電性參數，例如飽和電流Isat?？衫媚M來決定幾何參數、電 性參數及二者之間的關系。因此，幾何參數與電性參數相關。幾何參數的一變化與電性參 數的一變化、或多個電性參數的多個變化有關。這些相關可表示在ePatterning表中，且可從ePatterning表取得。根據元件的規(guī)格，可從ePatterning表決定電性參數的必要變化， 接著從ePatterning表決定幾何參設的變化。在方塊404C中，方塊406的ePatterning應用這些變化dWs與dLs至定義在IC設 計布局中的通道上。此IC設計布局因此而獲得電性參數的最佳化?？稍诜綁K404D中檢查 最佳化，其中方塊406的ePatterning檢查上述的ePatterning是否要重復。舉例而言，檢 查一電性參數，例如飽和電流，以查看是否其位于定義在生產規(guī)格中的范圍內。替代性地或 額外地，檢查其它電性參數，例如漏電流與臨界電壓，以查看是否它們位于規(guī)格范圍內。若 電性參數不位于特定范圍內，則需要更多的重復，而重復方塊404A、404B與404C，以進一步 調整IC設計布局，直至符合生產規(guī)格。若電性參數字于特定范圍內，無需更多重復，且方法 400可進行更進一步的處理。在本實施例，方法400進行至方塊408，其中設計規(guī)則檢查(DRC)應用在IC設計布 局。DRC技術為應用至IC設計布局的規(guī)則基礎型修改。可從方塊406的ePatterning取 得設計規(guī)則。舉例而言，利用方塊406的ePatterning可決定通道的寬度與長度的變化，并 在方塊408的DRC中將此變化應用在IC設計布局。在本例子中，DRC技術進行整合在正常 DRC步驟中的ePatterning修改/特征。替代性地，可了解的是，方塊404與406可相反，其 中方塊406的ePatterning技術決定ePatterning修改/特征，接著邏輯操作可在正常邏 輯操作步驟中進行ePatterning修改/特征。在方塊410中，進行目標轉移制程，以對IC設計布局進行模型修正?？赡繕宿D移 IC設計布局，如此可應用正常的OPC特征與修改至IC設計布局中。IC設計布局的目標轉 移包含增加OPC特征、重新擺設特征、以及重新調整特征的尺寸。替代性地，可在此步驟中， 將ePatterning特征并入IC設計布局中。在方塊412中，模型修正應用在IC設計布局中，以根據模型化基礎OPC技術修改 布局。模擬微影制程，以決定形成在半導體晶圓上的光敏材料層(例如光阻)上的IC設 計布局的影像。替代性地，模擬微影制程與蝕刻制程，以決定形成在半導體晶圓的一材料 層(例如多晶硅層)上的IC設計布局的影像。此外，亦可在此步驟中，附加地或共同地將 ePatterning修改/特征并入IC設計布局中。在方塊414中，以光罩制作機臺可接受的格式，例如GDS格式，提供經修改、最佳化 的設計布局。在方塊416中，從最佳化的設計布局，可根據最佳化的設計布局，進行一光罩 或一組光罩的制作?？梢愿鞣N技術制作光罩。舉例而言，可利用二元技術制作光罩。二元 光罩包含透光基材(即，熔融石英)與不透光材料(即，鉻)覆蓋在光罩的不透光區(qū)中。在 另一例子中，利用相移技術來制作光罩，其中形成在光罩上的圖案中的各種特征設置成具 有適當的相差，以提升分辨率與成像質量。在各例子中，相移光罩可為在此技術領域中已知 的衰減式相移光罩或交替式相移光罩。在光罩形成后，接下來可進行其它處理步驟。在本 實施例中，利用上述方法所形成的光罩來制造半導體晶圓。圖5是繪示依照本發(fā)明的各實施例所架構的一種集成電路設計的方法500的流程 圖。方法500的布局移轉流程可確保經移轉的技術節(jié)點(即，65納米技術節(jié)點)元件的性 能與原始技術節(jié)點(即，90納米技術節(jié)點)元件的性能匹配。更特別的是，最佳化方法500 確保經轉移的技術節(jié)點元件的方塊表現出與原始技術節(jié)點元件的同一方塊實質相同的性 能。方法500的實施例相似于在此所描述的方法，而方法500將布局轉移分成兩階段-階段I，執(zhí)行DRC驗證(DRCClean)；以及階段II，執(zhí)行電性移轉制程。在此描述階段I與階段 II的步驟?？闪私獾氖牵诜椒?00進行之前、期間或之后，可提供額外的步驟，本方法500 的另外的實施例可取代或消除以下所描述的步驟中的一些步驟。本發(fā)明可采用一整個硬件實施例、一整個軟件實施例、或包含硬件與軟件元件的 實施例的型式。此外，本發(fā)明可采用可從有形的計算機可用或計算機可讀媒介得到的計算 機程序產品的型式，其中有形的計算機可用或計算機可讀媒介提供程序代碼供計算機或任 何指示執(zhí)行系統(tǒng)使用或與計算機或任何指示執(zhí)行系統(tǒng)連接。為了說明的目的，有形的計算 機可用或計算機可讀媒介可為任何設備，這些設備可包含、儲存、通訊、傳播或運送程序，以 供指示執(zhí)行系統(tǒng)、設備或元件使用，或與指示執(zhí)行系統(tǒng)、設備或元件連接。此媒介可為電子、 磁性、光學、電磁、紅外線、半導體系統(tǒng)(或設備或元件)、或傳播媒介。上述已概述數個實施例的特征，因此熟悉此技藝者可更了解本發(fā)明的目的。熟悉 此技藝者應了解到，其可輕易地利用本發(fā)明作為基礎，來設計或潤飾其它制程與結構，以實 現相同的目的及/或達到與在此所揭示的實施例相同的優(yōu)點。熟悉此技藝者也應了解到， 這類對等架構并未脫離本發(fā)明的精神和范圍，且熟悉此技藝者可在不脫離本發(fā)明的精神和 范圍下，進行各種的更動、取代與潤飾。
權利要求
1.一種集成電路設計方法，其特征在于，包含提供一第一技術節(jié)點的一電路的一集成電路設計布局； 移轉該電路的該集成電路設計布局至一第二技術節(jié)點；根據該電路的一電性參數，對經移轉的該集成電路設計布局進行一電性圖案化修改；以及之后根據該第二技術節(jié)點的該電路的經轉移的該集成電路設計布局，制造一光罩。
2.根據權利要求1所述的集成電路設計方法，其特征在于，移轉該電路的該集成電路 設計布局至該第二技術節(jié)點的步驟包含從該第一技術節(jié)點至該第二技術節(jié)點，微縮、格網 與小型化該集成電路設計布局。
3.根據權利要求1所述的集成電路設計方法，其特征在于，還包含對經移轉的該集成 電路設計布局進行一光學近接修正修改。
4.根據權利要求1所述的集成電路設計方法，其特征在于，進行該電性圖案化修改的 步驟包含實施一電性圖案化表/收藏庫。
5.根據權利要求4所述的集成電路設計方法，其特征在于，實施該電性圖案化表/收藏 庫的步驟包含連結定義在經移轉的該集成電路設計布局中的一特征的一幾何尺寸與該電 路的該電性參數。
6.根據權利要求1所述的集成電路設計方法，其特征在于，進行該電性圖案化修改的 步驟包含執(zhí)行一電性圖案化方程式。
7.根據權利要求1所述的集成電路設計方法，其特征在于，還包含對經移轉的該集成 電路設計布局進行一邏輯操作制程與設計規(guī)則檢查制程。
8.一種集成電路設計方法，其特征在于，包含 提供一第一技術節(jié)點的一集成電路設計布局；對該集成電路設計布局進行一微縮、格網與小型化制程，其中該微縮、格網與小型化制 程提供一第二技術節(jié)點的一經移轉的集成電路設計布局；對該經移轉的集成電路設計布局進行一最佳化制程，以最佳化該經移轉的集成電路設 計布局的各種特性，其中該各種特性包含經移轉的集成電路設計布局的多個電性目標；以 及確認該第二技術節(jié)點的該經移轉的集成電路設計布局的該各種特性與該第一技術節(jié) 點的該集成電路設計布局的多個特性匹配。
9.根據權利要求8所述的集成電路設計方法，其特征在于，進行該最佳化步驟包含進 行多個重復與修正制程，以根據一模型化基礎光學近接修正模擬來修改該集成電路設計布局。
10.根據權利要求8所述的集成電路設計方法，其特征在于，對該經移轉的集成電路設 計布局進行該最佳化制程包含根據一元件的一電性參數，來對定義在該經移轉的集成電路 設計布局的該元件的一特征進行一修改。
11.根據權利要求10所述的集成電路設計方法，其特征在于，進行該修改的步驟包含 實施一表，其中該表連結該元件的該特征的一幾何參數與該電性參數。
12.根據權利要求10所述的集成電路設計方法，其特征在于，進行該修改的步驟包含 修改一幾何參數，其中該幾何參數包含對該元件的該特征增加一輔助特征、重新擺設該元件的該特征、重新調整該元件的該特征的尺寸或其組合的至少一者。
13.根據權利要求8所述的集成電路設計方法，其特征在于，對該經移轉的集成電路設 計布局進行該最佳化制程的步驟包含對該經移轉的集成電路設計布局進行一光學圖案化修改；以及 對該經移轉的集成電路設計布局進行一電性圖案化修改。
14.根據權利要求8所述的集成電路設計方法，其特征在于，還包含在對該經移轉的集 成電路設計布局進行該最佳化制程后，進行一設計規(guī)則檢查制程。
15.一種集成電路設計方法，其特征在于，包含由一集成電路設計者提供一第一技術節(jié)點的一原始集成電路設計布局； 將該第一技術節(jié)點的該原始集成電路設計布局轉換成一第二技術節(jié)點的一經轉換的 集成電路設計布局，其中該轉換步驟是由根據該經轉換的集成電路設計布局制造一半導體 晶圓的一半導體制造者所進行；由該半導體制造者根據一元件的一電性參數對定義在該經轉換的集成電路設計布局 中的該元件的一特征進行一修改；之后根據該經轉換的集成電路設計布局制作一光罩；以及 利用該光罩制作該半導體晶圓。
全文摘要
本發(fā)明以許多不同實施例的方式提供一種集成電路設計方法。一種示范集成電路設計方法包含提供第一技術節(jié)點的電路的集成電路設計布局；將此電路的集成電路設計布局移轉至第二技術節(jié)點；根據此電路的電性參數對移轉的集成電路設計布局實施電性圖案化(ePatterning)修改；之后根據第二技術節(jié)點的電路的移轉集成電路設計布局制作光罩(mask)。
文檔編號G06F17/50GK102110182SQ20101023054
公開日2011年6月29日 申請日期2010年7月15日 優(yōu)先權日2009年12月28日
發(fā)明者馮睿璇, 劉如淦, 歐宗樺, 蔡正隆, 鄭英周, 黃文俊 申請人:臺灣積體電路制造股份有限公司