專利名稱：一種信號轉(zhuǎn)接系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及一種信號轉(zhuǎn)接系統(tǒng)，特別是一種智能型信號轉(zhuǎn)接系統(tǒng)，它與嵌入 式系統(tǒng)開發(fā)技術(shù)、硬件系統(tǒng)檢測技術(shù)以及軟件測試技術(shù)有關(guān)，屬于信號轉(zhuǎn)接類裝置技術(shù)領(lǐng) 域。
技術(shù)背景隨著科學(xué)技術(shù)的發(fā)展，自動測試設(shè)備(ATE)在軍事、航空航天以及工業(yè)部門等運 用越來越廣泛，然而由于被測單元種類很多，往往一臺自動測試設(shè)備要測試幾百甚至幾千 種被測單元，這就出現(xiàn)了標準的ATE與被測單元之間適配、接線難的問題。在智能型信號轉(zhuǎn)接系統(tǒng)的研究方面，目前國內(nèi)外尚屬空白，市場無成型系統(tǒng)，而現(xiàn) 有的相關(guān)產(chǎn)品，如開關(guān)矩陣板卡，最大規(guī)模為8X32，對于ATE系統(tǒng)測試點數(shù)多、接線復(fù)雜 的情況，其點數(shù)遠遠無法滿足要求，且大多為進口產(chǎn)品，價格貴，成本高，無法大面積推廣使 用
實用新型內(nèi)容
1、目的本實用新型的目的是提供一種信號轉(zhuǎn)接系統(tǒng)，它克服了現(xiàn)有技術(shù)的不足， 具有轉(zhuǎn)接信號數(shù)量規(guī)模大、簡單實用、成本低、通用性強等特點，它將徹底解決自動測試設(shè) 備與各種被測單元接線、測試難的問題，廣泛應(yīng)用于大規(guī)模自動測試系統(tǒng)中。該信號轉(zhuǎn)接系 統(tǒng)的具體作用是實現(xiàn)自動測試設(shè)備與各種不同的被測目標機的信號轉(zhuǎn)接。該信號轉(zhuǎn)接系統(tǒng) 主要完成以下功能1)將自動測試設(shè)備子模塊輸出的信號轉(zhuǎn)接至目標機要求的子模塊的接口上；2)將目標機子模塊輸出的信號轉(zhuǎn)接至自動測試設(shè)備子模塊的適當測量通道接口 上；3)系統(tǒng)提供必要的檢測電路，整個系統(tǒng)啟動測試前，對轉(zhuǎn)接電路進行自檢、狀態(tài)顯 示等，確保信號轉(zhuǎn)接關(guān)系準確無誤后上電工作。2、技術(shù)方案如圖2所示，本實用新型一種信號轉(zhuǎn)接系統(tǒng)，它是由操作系統(tǒng)和嵌入式檢測系統(tǒng) 兩大部分組成。所述操作系統(tǒng)，是由操作面板構(gòu)成，用戶可根據(jù)信號轉(zhuǎn)接關(guān)系及各種需要在操作 面板上完成相應(yīng)連線操作。所述嵌入式檢測系統(tǒng)，是由ARM+FPGA (ARM-Advanced RISC Machines，一類微處理 器的通稱；FPGA-Field Programmable Gate Array，現(xiàn)場可編程門陣列)嵌入式系統(tǒng)構(gòu)成， ARM作為CPU(中央處理器)，是系統(tǒng)的主控芯片，而FPGA有豐富的1/0(輸入輸出)資源， 適于用作CPU的外圍電路，兩者之間通過SPI (Serial Peripheral Interface,串行外設(shè)接 口)總線進行數(shù)據(jù)交互。該ARM中央處理器，采用PHILIPS (飛利浦)公司的LPC2148 (ARM芯片型號)，它是一個支持實時仿真和嵌入式跟蹤的32位ARM7微控制器，帶有32KB和512KB嵌入的高速 FLASH(閃速)存儲器，128位寬度的存儲器接口和獨特的加速結(jié)構(gòu)，使32位代碼能夠在最 大時鐘速率下運行，并帶有SPI總線；選用該處理器主要考慮其內(nèi)部的資源豐富，無需擴展 存儲器和SPI總線，且性能優(yōu)異，抗干擾能力強，價格低廉，具有極高的性價比。該FPGA，采用Altera (阿爾特拉)公司的主流芯片Cyclone EP1C6Q240C8 (FPGA 芯片型號)；該FPGA內(nèi)部有等效于10萬門以上的邏輯資源，5980個邏輯單元，20個M4K塊 (256 X 18bit)，可用來生成片上存儲器，如RAM (Random Access Memory，隨機存取存儲器)、 ROM (Readonly Memory，只讀存儲器)、雙口 RAM 以及 FIFO (First In First Out，先進先出 寄存器)等；內(nèi)部集成了兩個模擬鎖相環(huán)，可用于對輸入的時鐘進行倍頻和移相，最大可用 1/0 為 185 個。以上兩芯片均為低成本、低功耗芯片，不用考慮芯片的散熱問題。由于ARM與FPGA的相互通信直接影響著控制器的性能，所以其SPI總線通信的設(shè) 計就成為一個非常關(guān)鍵的問題。SPI是一種高速的、全雙工、同步的通信總線，并且在芯片的管腳上只占用四根線， 節(jié)約了芯片的管腳，同時在電路板的布局上節(jié)省空間，提供方便，正是出于這種簡單易用的 特性，ARM和FPGA之間的通信集成了這種通信協(xié)議。SPI是一個環(huán)形總線結(jié)構(gòu)，由SS(CS) (從機選擇線)、sck(串行時鐘線)、sdi (主機輸出從機輸入線)、sdo (主機輸入從機輸出 線)構(gòu)成，其時序簡單，主要是在sck的控制下，兩個雙向移位寄存器進行數(shù)據(jù)交換。ARM作為中央處理器，外接電源模塊、程序加載模塊，擴展RS_232(數(shù)據(jù)終端設(shè)備 (DTE)和數(shù)據(jù)通訊設(shè)備(DCE)之間串行二進制數(shù)據(jù)交換接口技術(shù)標準)串行接口，主控計 算機測試軟件通過串口與之連接，進行控制操作。ARM片內(nèi)存儲模塊由SRAM(靜態(tài)RAM)和 NOR型FLASH(—種典型的非易失FLASH)組成，SRAM作為ARM的內(nèi)存，存放ARM在運行程序 的動態(tài)數(shù)據(jù)，F(xiàn)LASH存儲ARM程序及一些常量參數(shù)，掉電后內(nèi)容不丟失。通過SPI總線ARM 與FPGA進行數(shù)據(jù)通訊。FPGA視作ARM的一個高速外設(shè)，由多片EP1C6Q240C8構(gòu)成，它主要包括數(shù)據(jù)輸出和 輸入模塊。測試軟件發(fā)出啟動信號，經(jīng)過RS232串口輸入ARM，ARM產(chǎn)生源數(shù)據(jù)，通過SPI總 線發(fā)給FPGA，由輸出模塊的1/0 口輸出，源數(shù)據(jù)經(jīng)驅(qū)動芯片驅(qū)動流經(jīng)操作系統(tǒng)各連線通路， 通過驅(qū)動芯片生成目標數(shù)據(jù)，F(xiàn)PGA輸入模塊通過掃描各驅(qū)動芯片輸入，將目標數(shù)據(jù)讀入，通 過SPI總線輸入ARM。ARM對目標數(shù)據(jù)進行處理、解析，判斷操作系統(tǒng)的連線關(guān)系，通過串口， 將生成的連線關(guān)系數(shù)據(jù)發(fā)送給測試軟件，在主控計算機屏幕上顯示檢測結(jié)果。系統(tǒng)充分利用了 FPGA的超高速邏輯處理能力對大規(guī)模數(shù)據(jù)量信號進行輸出和輸 入，再將其送入ARM中作數(shù)據(jù)處理，提高了控制器的實時性。ARM及FPGA芯片的在線編程接口直接關(guān)系到整個控制器是否正常工作，該接口的 設(shè)計必須確保無誤。ARM微處理器的的編程調(diào)試接口采用符合IEEE1149. 1-1990 (IEEE，美 國電氣與電子工程師學(xué)會)標準的JTAG(Joint Test Action Group，一種國際標準測試協(xié) 議)調(diào)試接口。對于FPGA芯片的配置模式，可以通過ARM的1/0管腳對FPGA進行配置，這種方 法可以省略FPGA配置芯片但同時也降低了一些成本，增強了 FPGA與ARM之間的耦合性， 但一旦ARM芯片的某些管腳損壞就會導(dǎo)致FPGA無法配置，不能正常工作，從而降低了系統(tǒng)可靠性，因此系統(tǒng)采用AS模式(Active SerialConfiguration，主動串行配置)配置 Cyclone系列的EPIC6Q240C8型FPGA，此模式選用EPCS4型Altera FPGA配置芯片通過 ByteBlasterII (型號)下載電纜對FPGA進行配置，可重復(fù)配置10萬次。該模式電路簡單、 使用方便、成本低廉，非常適合在工業(yè)現(xiàn)場使用。(3)軟件流程1)嵌入式檢測系統(tǒng)軟件如圖4所示，嵌入式檢測系統(tǒng)通過串口接收到主控計算機測試軟件的啟動信號 后，首先進行初始化設(shè)置，然后啟動自檢測，發(fā)送檢測源數(shù)據(jù)。源數(shù)據(jù)流由一串數(shù)字信號 “ 1，，構(gòu)成，從對應(yīng)自動測試設(shè)備各模塊的節(jié)點一端輸入，通過操作系統(tǒng)的相應(yīng)連線傳輸至對 應(yīng)目標機的節(jié)點一端，此時FPGA對目標機各節(jié)點進行循環(huán)掃描，有連線的通道接收到信號 “1”，而無連線的通道信號仍保持狀態(tài)“0”，F(xiàn)PGA將此目標數(shù)據(jù)接收，通過SPI總線發(fā)送給 ARM，進行數(shù)據(jù)處理、解析，將有效數(shù)據(jù)——即有連線關(guān)系的數(shù)據(jù)按通信協(xié)議生成關(guān)系數(shù)據(jù)， 通過232串口發(fā)送給主控計算機測試軟件，由測試軟件對數(shù)據(jù)進行進一步處理。2)主控計算機測試軟件如圖5所示，主控計算機測試軟件完成串口配置，對嵌入式檢測系統(tǒng)發(fā)送控制命 令，對從串口接收上傳的關(guān)系數(shù)據(jù)按通信協(xié)議進行處理、顯示，并對所測得連線關(guān)系數(shù)據(jù)生 成文件保存幾大功能。3、優(yōu)點及功效該發(fā)明基于先進的ARM和FPGA嵌入式系統(tǒng)技術(shù)開發(fā)，改變長期以來自動測試設(shè)備 使用中的傳統(tǒng)操作方式，是自動測試領(lǐng)域的一種新型解決優(yōu)化方案。其使用簡單、方便，尤 其具備高速自動檢測的功能，判定信號轉(zhuǎn)接是否準確無誤，有錯則警示用戶，避免錯誤發(fā)生 造成巨大損失，大大提高了用戶的工作效率，節(jié)約人工成本。其突出優(yōu)勢具體體現(xiàn)在以下方面(1)接點規(guī)模超大能滿足650個輸入/輸出個獨立接點(如下列表1所示)，400個輸出/輸入個獨 立接點(如下列表2所示)，并可復(fù)用，滿足超大規(guī)模數(shù)信號轉(zhuǎn)接。表1自動測試設(shè)備信號模塊接口[0033] 表2目標機接入信號轉(zhuǎn)接系統(tǒng)模塊 (2)通用性強系統(tǒng)現(xiàn)今在Geste2. 1 (通用嵌入式軟件測試環(huán)境系統(tǒng)，由北京航空航天大學(xué)和北 京新空間網(wǎng)計算機有限責(zé)任公司聯(lián)合開發(fā))測試中廣泛使用。其標準接口對于現(xiàn)今自動測 試設(shè)備通用(如上列表1所示)，且對于被測目標機通用(如上列表2所示)。如有特殊， 只需使用前改變系統(tǒng)連接線的接頭型號。(3)操作簡單只要在操作系統(tǒng)面板上進行簡單的插拔線操作，簡化了原有繁瑣的焊線、連線等 操作。(4)人性化設(shè)計系統(tǒng)高度適中，用戶可自行選擇站/坐式操作
圖1本實用新型信號轉(zhuǎn)接系統(tǒng)示意圖圖2本實用新型信號轉(zhuǎn)接系統(tǒng)工作系統(tǒng)組成示意圖圖3本實用新型信號轉(zhuǎn)接系統(tǒng)硬件結(jié)構(gòu)示意圖圖4本實用新型檢測系統(tǒng)軟件流程示意圖圖5本實用新型主控計算機測試軟件功能框圖圖中符號說明如下圖1 (1)信號通道1 ml ； (2)信號通道1 m2 ； (η)信號通道1 mn圖2 (1)系統(tǒng)線；(2)測試線；(3)操作線
具體實施方式
見圖1、圖2、圖3、圖4、圖5，本實用新型一種信號轉(zhuǎn)接系統(tǒng)，其具體作用是實現(xiàn)自 動測試設(shè)備與各種不同的被測目標機的信號轉(zhuǎn)接，如圖1所示，它是由操作系統(tǒng)和嵌入式 檢測系統(tǒng)兩大部分組成。所述操作系統(tǒng)，是由操作面板構(gòu)成，用戶可根據(jù)信號轉(zhuǎn)接關(guān)系及各種需要在操作 面板上完成相應(yīng)連線操作。自動測試設(shè)備通過相應(yīng)接口與操作面板連接，如表1所示；而被 測目標機也通過相應(yīng)接口與之相連，如上列表2所示。所述嵌入式檢測系統(tǒng)，是由ARM+FPGA嵌入式系統(tǒng)構(gòu)成，ARM作為CPU即中央處理 器，是系統(tǒng)的主控芯片，而FPGA有豐富的I/O即輸入輸出資源，適于用作CPU的外圍電路， 兩者之間通過SPI (Serial Peripheral Interface)總線進行數(shù)據(jù)交互。該ARM中央處理器，采用PHILIPS公司的LPC2148，它是一個支持實時仿真和嵌入 式跟蹤的32位ARM7微控制器，帶有32KB和512KB嵌入的高速FLASH存儲器，128位寬度的 存儲器接口和獨特的加速結(jié)構(gòu)，使32位代碼能夠在最大時鐘速率下運行，并帶有SPI總線； 選用該處理器主要考慮其內(nèi)部的資源豐富，無需擴展存儲器和SPI總線，且性能優(yōu)異，抗干 擾能力強，價格低廉，具有極高的性價比。該FPGA，采用Altera公司的主流芯片Cyclone EP1C6Q240C8 ；該FPGA內(nèi)部有等效 于10萬門以上的邏輯資源，5980個邏輯單元，20個M4K塊(256 X 18bit)，可用來生成片上 存儲器，如RAM、ROM、雙口 RAM以及FIFO等；內(nèi)部集成了兩個模擬鎖相環(huán)，可用于對輸入的 時鐘進行倍頻和移相，最大可用I/O為185個。以上兩芯片均為低成本、低功耗芯片，不用考慮芯片的散熱問題。由于ARM與FPGA的相互通信直接影響著控制器的性能，所以其SPI總線通信的設(shè) 計就成為一個非常關(guān)鍵的問題。SPI是一種高速的、全雙工、同步的通信總線，并且在芯片的管腳上只占用四根線， 節(jié)約了芯片的管腳，同時在電路板的布局上節(jié)省空間，提供方便，正是出于這種簡單易用的 特性，ARM和FPGA之間的通信集成了這種通信協(xié)議。SPI是一個環(huán)形總線結(jié)構(gòu)，由SS(CS) (從機選擇線)、sck(串行時鐘線)、sdi (主機輸出從機輸入線)、sdo (主機輸入從機輸出 線)構(gòu)成，其時序簡單，主要是在sck的控制下，兩個雙向移位寄存器進行數(shù)據(jù)交換。ARM作為中央處理器，外接電源模塊、程序加載模塊，擴展RS-232串行接口，主控計算機測試軟件通過串口與之連接，進行控制操作。ARM片內(nèi)存儲模塊由SRAM和NOR型 FLASH組成，SRAM作為ARM的內(nèi)存，存放ARM在運行程序的動態(tài)數(shù)據(jù)，F(xiàn)LASH存儲ARM程序 及一些常量參數(shù)，掉電后內(nèi)容不丟失。通過SPI總線ARM與FPGA進行數(shù)據(jù)通訊。FPGA視作ARM的一個高速外設(shè)，由多片EP1C6Q240C8構(gòu)成，它主要包括數(shù)據(jù)輸出和 輸入模塊。測試軟件發(fā)出啟動信號，經(jīng)過RS232串口輸入ARM，ARM產(chǎn)生源數(shù)據(jù)，通過SPI總 線發(fā)給FPGA，由輸出模塊的I/O 口輸出，源數(shù)據(jù)經(jīng)驅(qū)動芯片驅(qū)動流經(jīng)操作系統(tǒng)各連線通路， 通過驅(qū)動芯片生成目標數(shù)據(jù)，F(xiàn)PGA輸入模塊通過掃描各驅(qū)動芯片輸入，將目標數(shù)據(jù)讀入，通 過SPI總線輸入ARM。ARM對目標數(shù)據(jù)進行處理、解析，判斷操作系統(tǒng)的連線關(guān)系，通過串口， 將生成的連線關(guān)系數(shù)據(jù)發(fā)送給測試軟件，在主控計算機屏幕上顯示檢測結(jié)果。系統(tǒng)充分利用了 FPGA的超高速邏輯處理能力對大規(guī)模數(shù)據(jù)量信號進行輸出和輸 入，再將其送入ARM中作數(shù)據(jù)處理，提高了控制器的實時性。ARM及FPGA芯片的在線編程接口直接關(guān)系到整個控制器是否正常工作，該接口的 設(shè)計必須確保無誤。ARM微處理器的的編程調(diào)試接口采用符合IEEE1149. 1-1990標準的 JTAG調(diào)試接口。對于FPGA芯片的配置模式，可以通過ARM的I/O管腳對FPGA進行配置，這種方 法可以省略FPGA配置芯片但同時也降低了一些成本，增強了 FPGA與ARM之間的耦合性， 但一旦ARM芯片的某些管腳損壞就會導(dǎo)致FPGA無法配置，不能正常工作，從而降低了系 統(tǒng)可靠性，因此系統(tǒng)采用AS模式(Active SerialConfiguration)配置Cyclone系列的 EPIC6Q240C8 型 FPGA，此模式選用 EPCS4 型 Altera FPGA 配置芯片通過 ByteBlasterII 下 載電纜對FPGA進行配置，可重復(fù)配置10萬次。該模式電路簡單、使用方便、成本低廉，非常 適合在工業(yè)現(xiàn)場使用。(3)軟件流程1)嵌入式檢測系統(tǒng)軟件如圖4所示，嵌入式檢測系統(tǒng)通過串口接收到主控計算機測試軟件的啟動信號 后，首先進行初始化設(shè)置，然后啟動自檢測，發(fā)送檢測源數(shù)據(jù)。源數(shù)據(jù)流由一串數(shù)字信號 “ 1，，構(gòu)成，從對應(yīng)自動測試設(shè)備各模塊的節(jié)點一端輸入，通過操作系統(tǒng)的相應(yīng)連線傳輸至對 應(yīng)目標機的節(jié)點一端，此時FPGA對目標機各節(jié)點進行循環(huán)掃描，有連線的通道接收到信號 “1”，而無連線的通道信號仍保持狀態(tài)“0”，F(xiàn)PGA將此目標數(shù)據(jù)接收，通過SPI總線發(fā)送給 ARM，進行數(shù)據(jù)處理、解析，將有效數(shù)據(jù)——即有連線關(guān)系的數(shù)據(jù)按通信協(xié)議生成關(guān)系數(shù)據(jù)， 通過232串口發(fā)送給主控計算機測試軟件，由測試軟件對數(shù)據(jù)進行進一步處理。2)主控計算機測試軟件如圖5所示，主控計算機測試軟件完成串口配置，對嵌入式檢測系統(tǒng)發(fā)送控制命 令，對從串口接收上傳的關(guān)系數(shù)據(jù)按通信協(xié)議進行處理、顯示，并對所測得連線關(guān)系數(shù)據(jù)生 成文件保存幾大功能。
權(quán)利要求一種信號轉(zhuǎn)接系統(tǒng)，其特征在于它是由操作系統(tǒng)和嵌入式檢測系統(tǒng)兩大部分組成；所述操作系統(tǒng)，是由操作面板構(gòu)成；所述嵌入式檢測系統(tǒng)，是由ARM和FPGA嵌入式系統(tǒng)構(gòu)成，ARM作為CPU即中央處理器，是系統(tǒng)的主控芯片，而FPGA有豐富的I/O即輸入輸出資源，兩者之間通過SPI總線進行數(shù)據(jù)交互；該ARM中央處理器，采用PHILIPS公司的LPC2148，它帶有SPI總線；該SPI總線是一個環(huán)形總線結(jié)構(gòu)，由從機選擇線、串行時鐘線、主機輸出從機輸入線和主機輸入從機輸出線構(gòu)成，并且在芯片的管腳上占用四根線，ARM和FPGA之間的通信集成了這種通信協(xié)議；ARM作為中央處理器，外接電源模塊、程序加載模塊，擴展RS 232串行接口，主控計算機測試軟件通過串口與之連接；ARM片內(nèi)存儲模塊由SRAM和NOR型FLASH組成；該FPGA采用主流芯片Cyclone EP1C6Q240C8，內(nèi)部集成了兩個模擬鎖相環(huán)；FPGA視作ARM的一個高速外設(shè)，由多片EP1C6Q240C8構(gòu)成，它包括數(shù)據(jù)輸出和輸入模塊；ARM微處理器的的編程調(diào)試接口采用符合IEEE1149.1 1990標準的JTAG調(diào)試接口；對于FPGA芯片的配置模式，是通過ARM的I/O管腳對FPGA進行配置，該系統(tǒng)采用AS模式即Active SerialConfiguration配置Cyclone系列的EPIC6Q240C8型FPGA。
專利摘要本實用新型一種信號轉(zhuǎn)接系統(tǒng)，它是由操作系統(tǒng)和嵌入式檢測系統(tǒng)兩大部分組成。所述操作系統(tǒng)，是由操作面板構(gòu)成，用戶可根據(jù)信號轉(zhuǎn)接關(guān)系及各種需要在操作面板上完成相應(yīng)連線操作。所述嵌入式檢測系統(tǒng)，是由ARM+FPGA嵌入式系統(tǒng)構(gòu)成，ARM作為CPU即中央處理器，是系統(tǒng)的主控芯片，而FPGA有豐富的I/O即輸入輸出資源，適于用作CPU的外圍電路，兩者之間通過SPI(Serial Peripheral Interface)總線進行數(shù)據(jù)交互。本實用新型具有轉(zhuǎn)接信號數(shù)量規(guī)模大、簡單實用、成本低、通用性強等特點，它將徹底解決自動測試設(shè)備與各種被測單元接線、測試難的問題，廣泛應(yīng)用于大規(guī)模自動測試系統(tǒng)中。在信號轉(zhuǎn)接類裝置技術(shù)領(lǐng)域里，它具有實用價值和廣闊的應(yīng)用前景。
文檔編號G06F13/40GK201667071SQ200920277829
公開日2010年12月8日 申請日期2009年11月26日 優(yōu)先權(quán)日2009年11月26日
發(fā)明者余正偉, 劉斌, 吳冰, 周慶, 肖瑾 申請人:北京航空航天大學(xué)