專利名稱：一種高速影子存儲(chǔ)器控制結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于存儲(chǔ)器控制領(lǐng)域，尤其是一種高速影子存儲(chǔ)器控制結(jié)構(gòu)。
背景技術(shù)：
數(shù)字信號處理器(Digital Signal Processor,簡稱DSP)芯片是一種專門用于數(shù) 字信號處理的微處理器。目前，數(shù)字信號處理器芯片的系統(tǒng)集成度越來越高，功耗越來越 小，指令系統(tǒng)越來越完善，硬件執(zhí)行速度越來越快。隨著數(shù)字信號處理器芯片性能的不斷提 高，存儲(chǔ)器的存取速度卻沒有得到同步的提高，因此，存儲(chǔ)器存取速度成為衡量一個(gè)數(shù)據(jù)處 理系統(tǒng)的重要指標(biāo)。在數(shù)據(jù)處理系統(tǒng)中，經(jīng)常使用到影子存儲(chǔ)器，傳統(tǒng)的影子存儲(chǔ)器，其乒 乓地址空間共用存儲(chǔ)芯片和數(shù)據(jù)地址總線，在高速數(shù)據(jù)傳輸時(shí)不可避免會(huì)出現(xiàn)總線沖突的 情況，雖然可以加入總線仲裁機(jī)制解決總線沖突問題，但是加入了總線仲裁機(jī)制又會(huì)影響 數(shù)據(jù)傳輸?shù)乃俣?。因此，如何提高影子存?chǔ)器的存取速度是目前迫切需要解決的問題。

發(fā)明內(nèi)容
本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種采用全并行處理結(jié)構(gòu)的高速影 子存儲(chǔ)器控制結(jié)構(gòu)。 本發(fā)明解決其技術(shù)問題是采取以下技術(shù)方案實(shí)現(xiàn)的 —種高速影子存儲(chǔ)器控制結(jié)構(gòu)，包括互為影子的兩片存儲(chǔ)器，兩片存儲(chǔ)器通過兩
組數(shù)據(jù)總線、地址總線和控制信號分別與影子存儲(chǔ)器控制器相連接，影子存儲(chǔ)器控制器還
通過另外兩組地址數(shù)據(jù)總線、地址總線和控制信號分別與兩主控芯片相連接，影子存儲(chǔ)器
控制器的總線切換信號端口與任意一主控芯片或其他邏輯切換芯片相連接。 而且，所述的影子存儲(chǔ)器控制器為FPGA芯片或CPLD芯片。 而且，所述的主控芯片為單片機(jī)、數(shù)字信號處理器、FPGA、圖像處理器中的一種。
而且，所述的控制信號包括讀信號、寫信號和片選信號。
本發(fā)明的優(yōu)點(diǎn)和積極效果是 1、本控制結(jié)構(gòu)在主控芯片、影子存儲(chǔ)器控制器之間、影子存儲(chǔ)器控制器與影子存
儲(chǔ)器之間分別采用獨(dú)立的總線和控制信號進(jìn)行連接，這種全并行處理結(jié)構(gòu)實(shí)現(xiàn)了兩主控芯
片對影子存儲(chǔ)器的獨(dú)立控制功能，兩主控芯片在整個(gè)時(shí)間范圍內(nèi)對當(dāng)前訪問的存儲(chǔ)器具有
完全的讀寫權(quán)利，兩組總線互不干涉，能夠?qū)⒖偩€的整體性能提高50%以上。 2、本控制結(jié)構(gòu)的影子存儲(chǔ)器控制器使用FPGA芯片，可以方便地設(shè)置各種邏輯控
制功能，既可以定時(shí)切換，也可以定長切換或以幀為單位切換，其總線切換靈活。 3、本控制結(jié)構(gòu)由于采用并行處理結(jié)構(gòu)，每個(gè)主控芯片對影子存儲(chǔ)器的訪問始終是
同一地址，降低了驅(qū)動(dòng)軟件的開發(fā)難度。 4、本控制結(jié)構(gòu)由于影子存儲(chǔ)器總線間相互隔離，方便了PCB板的布局布線，減小 了線間的串?dāng)_，提高了存取數(shù)據(jù)的準(zhǔn)確性。 5、本發(fā)明采用全并行處理結(jié)構(gòu)實(shí)現(xiàn)了主控芯片對影子存儲(chǔ)器的獨(dú)立控制功能，兩片主控芯片在整個(gè)時(shí)間范圍內(nèi)對當(dāng)前訪問的存儲(chǔ)器具有完全的讀寫權(quán)利，提高了數(shù)據(jù)存取 速度和讀取的準(zhǔn)確性，具有控制靈活、使用方便等特點(diǎn)。


圖1是本發(fā)明的系統(tǒng)連接框圖； 圖2是本發(fā)明在一種切換狀態(tài)下的系統(tǒng)連接框圖；
圖3是本發(fā)明在另一種切換狀態(tài)下的系統(tǒng)連接框圖。
具體實(shí)施例方式以下結(jié)合附圖對本發(fā)明實(shí)施例做進(jìn)一步詳述 —種高速影子存儲(chǔ)器控制結(jié)構(gòu)，如圖1所示，由兩主控芯片、影子存儲(chǔ)器控制器、 互為影子的兩片存儲(chǔ)器連接構(gòu)成。兩片存儲(chǔ)器通過兩組數(shù)據(jù)總線、地址總線和控制信號分 別與影子存儲(chǔ)器控制器相連接，影子存儲(chǔ)器控制器還通過另外兩組地址數(shù)據(jù)總線、地址總 線和控制信號分別與兩主控芯片相連接，所述的控制信號包括讀信號、寫信號和片選信號， 影子存儲(chǔ)器控制器的總線切換信號與任意一控制模塊相連接，影子存儲(chǔ)器控制器的總線切 換信號也可以其他邏輯切換芯片相連接。在本控制結(jié)構(gòu)中，主控芯片可以采用單片機(jī)、數(shù)字 信號處理器、FPGA、圖像處理器或其他任意一種處理器實(shí)現(xiàn)對存儲(chǔ)器的讀寫操作；影子存儲(chǔ) 器控制器可以采用FPGA芯片或CPLD芯片，或者采用其他能夠?qū)崿F(xiàn)相應(yīng)功能的硬件邏輯電 路，影子存儲(chǔ)器控制器作為整個(gè)控制結(jié)構(gòu)的核心，負(fù)責(zé)在合適的時(shí)機(jī)切換總線，在本實(shí)施例 中采用的FPGA芯片；存儲(chǔ)器A和存儲(chǔ)器B是兩片容量相同的存儲(chǔ)器，負(fù)責(zé)存儲(chǔ)主控芯片發(fā) 送的數(shù)據(jù)，總線切換信號可以接給兩片主控芯片中的任意一片或外部的邏輯切換芯片，負(fù) 責(zé)切換影子存儲(chǔ)器同主控芯片或其他邏輯切換芯片的映射關(guān)系。 在下面的實(shí)施例中，主控芯片1采用圖像處理器、主控芯片2采用DSP芯片，影子 存儲(chǔ)控制器采用FPGA，存儲(chǔ)器A和存儲(chǔ)器B均采用512K的SRAM。主控芯片1負(fù)責(zé)控制總 線切換。圖像處理器將存儲(chǔ)器A映射給自己，將存儲(chǔ)器B映射給DSP芯片；圖像處理器并向 存儲(chǔ)器里A中寫入一幀圖像，寫入結(jié)束后，控制影子存儲(chǔ)器控制器進(jìn)行總線切換，將已寫入 數(shù)據(jù)的存儲(chǔ)器A切換給DSP芯片，同時(shí)將存儲(chǔ)器B映射給自己，開始存儲(chǔ)下一幀數(shù)據(jù)；而DSP 芯片則讀取存放在存儲(chǔ)器A里的圖像數(shù)據(jù)，進(jìn)行分析。圖像處理器在完成下一幀數(shù)據(jù)后再 次切換總線，周而復(fù)始，實(shí)現(xiàn)數(shù)據(jù)從圖像傳感器到DSP芯片的高速搬移。
本發(fā)明的工作過程如圖2和圖3所示，影子存儲(chǔ)器控制器在檢測到總線切換信號為高 電平時(shí)，將主控芯片1的數(shù)據(jù)總線1、地址總線1、寫信號1、讀信號1和片選信號1同存儲(chǔ)器A 的數(shù)據(jù)總線A、地址總線A、寫信號A、讀信號A和片選信號A分別相連，即將存儲(chǔ)器A映射至主 控芯片1的外部存儲(chǔ)空間；同時(shí)將主控芯片2的總線和存儲(chǔ)器B的對應(yīng)總線相連，即將存儲(chǔ)器 B映射至主控芯片2的外部存儲(chǔ)空間。在主控芯片分別完成讀寫操作后，將總線切換信號置為 低電平，影子存儲(chǔ)器控制器檢測到后，將存儲(chǔ)器A從主控芯片1地址空間中斷開，映射到主控芯 片2的外部地址空間，而將存儲(chǔ)器B映射至主控芯片1的外部存儲(chǔ)器空間，完成乒乓切換。
需要強(qiáng)調(diào)的是，本發(fā)明所述的實(shí)施例是說明性的，而不是限定性的，因此本發(fā)明并 不限于具體實(shí)施方式
中所述的實(shí)施例，凡是由本領(lǐng)域技術(shù)人員根據(jù)本發(fā)明的技術(shù)方案得出 的其他實(shí)施方式，同樣屬于本發(fā)明保護(hù)的范圍。
權(quán)利要求
一種高速影子存儲(chǔ)器控制結(jié)構(gòu)，包括互為影子的兩片存儲(chǔ)器，其特征在于兩片存儲(chǔ)器通過兩組數(shù)據(jù)總線、地址總線和控制信號分別與影子存儲(chǔ)器控制器相連接，影子存儲(chǔ)器控制器還通過另外兩組地址數(shù)據(jù)總線、地址總線和控制信號分別與兩主控芯片相連接，影子存儲(chǔ)器控制器的總線切換信號端口與任意一主控芯片或其他邏輯切換芯片相連接。
2. 根據(jù)權(quán)利要求1所述的一種高速影子存儲(chǔ)器控制結(jié)構(gòu)，其特征在于所述的影子存儲(chǔ)器控制器為FPGA芯片或CPLD芯片。
3. 根據(jù)權(quán)利要求1所述的一種高速影子存儲(chǔ)器控制結(jié)構(gòu)，其特征在于所述的主控芯片為單片機(jī)、數(shù)字信號處理器、FPGA、圖像處理器中的一種。
4. 根據(jù)權(quán)利要求1所述的一種高速影子存儲(chǔ)器控制結(jié)構(gòu)，其特征在于所述的控制信號包括讀信號、寫信號和片選信號。
全文摘要
本發(fā)明涉及一種高速影子存儲(chǔ)器控制結(jié)構(gòu)，包括互為影子的兩片存儲(chǔ)器，其主要技術(shù)特點(diǎn)是兩片存儲(chǔ)器通過兩組數(shù)據(jù)總線、地址總線和控制信號分別與影子存儲(chǔ)器控制器相連接，影子存儲(chǔ)器控制器還通過另外兩組地址數(shù)據(jù)總線、地址總線和控制信號分別與兩主控芯片相連接，影子存儲(chǔ)器控制器的總線切換信號端口與任意一主控芯片或其他邏輯切換芯片相連接。本發(fā)明采用全并行處理結(jié)構(gòu)實(shí)現(xiàn)了主控芯片對影子存儲(chǔ)器的獨(dú)立控制功能，兩片主控芯片在整個(gè)時(shí)間范圍內(nèi)對當(dāng)前訪問的存儲(chǔ)器具有完全的讀寫權(quán)利，提高了數(shù)據(jù)存取速度和讀取的準(zhǔn)確性，具有控制靈活、使用方便等特點(diǎn)。
文檔編號G06F13/16GK101719109SQ20091024512
公開日2010年6月2日 申請日期2009年12月28日 優(yōu)先權(quán)日2009年12月28日
發(fā)明者李丹, 李春鵬 申請人:天津優(yōu)尼萊博泰克電子科技發(fā)展有限公司