專利名稱：嵌入式處理器的片上高性能dma的制作方法
技術領域：
本發(fā)明涉及一種嵌入式處理器的片上DMA。
背景技術：
隨著集成電路設計進入片上系統(tǒng)時代，嵌入式系統(tǒng)的功能不斷增 強，應用也越來越廣泛，嵌入式系統(tǒng)也越來越多地出現(xiàn)在日常生活中， 涉及從數(shù)碼相機、通信設備、媒體播放器到汽車電子等廣泛領域；而 隨著硬件技術的快速發(fā)展，實時嵌入式系統(tǒng)的復雜程度也在日益提高， 應用領域也在不斷擴展，這就要求嵌入式系統(tǒng)的設計方法更加成熟， 實時性更強和可靠，而且可預見性更高。
現(xiàn)代高性能的硬件都使用了 cache技術來彌補CPU和內存間的性 能差距，但是cache卻嚴重影響了實時性，指令或數(shù)據在cache中的 執(zhí)行時間和不在cache中的執(zhí)行時間差距是非常巨大的，可能差幾個 數(shù)量級，很大程度上限制了芯片整體性能的提升，因此為了保證執(zhí)行 時間的確定性和可預測性，來滿足實時需要，片上存儲器(scratchpad memory,簡稱SPM)技術應運而生。與由硬件管理的Cache相比,采 用適當?shù)能浖?yōu)化方法來管理SPM，可使SPM的性能、功耗和面積 都優(yōu)于高速緩存，適合用于對于實時性要求較高的嵌入式系統(tǒng)。由于訪 問SPM的時間比訪問片外存儲器的時間要小得多，而且不存在命中率 的問題，所以把程序的一部分從片外存儲器搬移到SPM中可以大大減 少應用程序的運行時間。通過將程序的基本塊、數(shù)據、常量或經常用到的程序段搬到片上存儲器，并盡可能重復利用這些已經轉移到片上 的數(shù)據,有效地減少片外存儲器與片上存儲器之間的數(shù)據轉移，可充分 提高實時嵌入式應用的運行速度并降低功耗。
現(xiàn)有的DMA內部都設有幾個傳輸通道，控制邏輯復雜度較高， 硬件開銷比較大，且沒有相應的數(shù)據緩沖器來實現(xiàn)片上存取器與系統(tǒng) 總線之間的背靠背傳輸，導致片上存儲器和片外存儲器之間的數(shù)據傳
輸速率相對較低。若DMA需要操作時，DMA控制器會向CPU發(fā)出 占用總線的請求，當總線請求成功后，CPU已經將總線使用權交給 DMA控制器，可以進行數(shù)據傳輸，但在DMA傳輸過程中，CPU便 占不到總線，因此會嚴重制約處理器的流水線性能。此外現(xiàn)有的DMA 用戶接口的可配置性比較差，擴展性也不靈活，在不同的系統(tǒng)下移植 性差。
發(fā)明內容
為了克服已有的嵌入式處理器的片上DMA的開發(fā)難度較大、復 雜度較高、硬件開銷大、數(shù)據傳輸速率相對較低、擴展性不強的不足， 本發(fā)明提供一種開發(fā)難度較低、復雜度較低、用戶可配置性和擴展性 靈活、系統(tǒng)移植方便、提高數(shù)據傳輸速率及提升嵌入式處理器性能的 片上高性能DMA。
本發(fā)明解決其技術問題所采用的技術方案是
一種嵌入式處理器的片上高性能DMA，所述片上高性能DMA包 括雙向傳輸?shù)臄?shù)據緩存器，用于緩存從片上存儲器讀取的數(shù)據、向 總線接口單元發(fā)送的數(shù)據、從總線接口單元接收的數(shù)據以及向片上存 儲器寫入的數(shù)據；數(shù)據大小端轉換器，用于當讀取到片上存儲器的數(shù)據或接收到總線接口的數(shù)據后，進行大小端轉換；DMA控制器，用
于在每一次新的數(shù)據傳輸開始時初始化狀態(tài)寄存器、控制寄存器、起 始地址寄存器和數(shù)據量寄存器，當一次批量數(shù)據傳輸成功或發(fā)生錯誤
中止時更新相應的狀態(tài)寄存器，或向CPU發(fā)起中斷請求；DMA傳輸 地址產生邏輯模塊，用于在傳輸過程中通過DMA內部硬件邏輯的狀 態(tài)控制，并根據用戶配置的傳輸大小，自動計算出下一個數(shù)據在片內 外存儲器上的傳輸?shù)刂?，并根據片內地址產生片上存儲器的片選及讀 寫信號，同時更新數(shù)據量計數(shù)器，直到計數(shù)器變?yōu)榱?；總線傳輸發(fā)送 和接收器，用于與總線接口單元連接，進行數(shù)據傳輸。
作為優(yōu)選的一種方案所述的片上高性能DMA還包括傳輸模 式選擇模塊，用于設置固定地址傳輸和非固定長度的突發(fā)傳輸兩種模 式的選擇位，默認設置為非固定長度的突發(fā)傳輸，對片外存儲器進行 數(shù)據搬運；固定地址傳輸模式中，片外存儲器訪問地址固定不變，對 片外外設的FIFO進行數(shù)據搬運；在傳輸過程中，支持兩種模式的動 態(tài)切換。
進一步，所述的片上高性能DMA還包括虛擬地址到物理地址 的動態(tài)轉換模塊，用于將片外存儲器虛擬地址經內存管理單元映射成 物理地址之后，通過總線接口單元發(fā)起傳輸操作訪問片外存儲器。
更進一步，所述的片上高性能DMA還包括DMA總線傳輸中止 與恢復邏輯模塊，用于設置DMA占用總線接口的優(yōu)先級低于處理器 訪問的優(yōu)先級，若DMA在傳輸過程中遇到CPU臨時占用總線接口時， 當前DMA傳輸被掛起，等待CPU傳輸完畢后從DMA從掛起位置重 新發(fā)起傳輸。再進一步，在所述DMA控制器中，配置的傳輸寬度包括字、半
字和字節(jié)，傳輸寬度默認為字，當以字節(jié)或半字傳輸時，根據片上存 儲器的訪問地址自動截取相應的寬度進行傳輸。
在所述數(shù)據緩存器中，根據系統(tǒng)總線的大小端傳輸模式以及指令、 數(shù)據片上存儲器的數(shù)據大小端存儲模式，自動對數(shù)據進行大小端轉換。
本發(fā)明的技術構思為通過設計片上高性能DMA，實現(xiàn)了嵌入
式處理器片上存儲器與片外存儲器之間的高速數(shù)據傳輸速率。由于
DMA的數(shù)據傳輸無需CPU和上層軟件的干預，只要應用程序通過一 些指令初始化DMA相關的寄存器之后，DMA便可自動完成數(shù)據搬 運，提高了 CPU的獨立性，極大減少了流水線的停頓，提升了 CPU 的性能；在DMA傳輸過程中若遇到CPU臨時占用總線接口時，DMA 可掛起當前傳輸，等待CPU傳輸完畢后從掛起位置重新發(fā)起傳輸， DMA實時動態(tài)地中止和恢復傳輸操作，充分提升了 CPU的性能。
此外目前面向多媒體、通信和網絡等應用的高端嵌入式處理器大 多集成支持虛地址系統(tǒng)的MMU，實現(xiàn)在多任務調度中對內存的保護 和共享。片上高性能DMA通過支持支持虛擬地址到物理地址的轉換 及頁面保護機制，擴展了 DMA的應用范疇，在不同的嵌入式系統(tǒng)中 移植性強。
本發(fā)明的有益效果主要表現(xiàn)在1)、開發(fā)難度和復雜度設計比較 低，易于實現(xiàn)，硬件開銷相對較小，對于提高嵌入式處理器片上存儲 器與片外存儲器之間的數(shù)據傳輸速率起到極大的促進作用；2)系統(tǒng)移 植方便，擴展靈活，用戶配置性強；3)、極大提升了嵌入式處理器的 性能。
圖1是嵌入式處理器片上高性能DMA結構示意圖。 圖2是片上高性能DMA的硬件實現(xiàn)原理圖。 圖3是片上高性能DMA與內存管理單元的接口框圖。 圖4是片上高性能DMA傳輸請求仲裁框圖。 圖5是片上存儲器到片外存儲器的數(shù)據傳輸過程中DMA數(shù)據讀 取狀態(tài)轉換圖。
圖6是片上存儲器到片外存儲器的數(shù)據傳輸過程中DMA數(shù)據發(fā) 送狀態(tài)轉換圖。
圖7是片外存儲器到片上存儲器的數(shù)據傳輸過程中DMA數(shù)據接 收狀態(tài)轉換圖。
圖8是片外存儲器到片上存儲器的數(shù)據傳輸過程中DMA數(shù)據存 儲狀態(tài)轉換圖。
具體實施例方式
下面結合附圖對本發(fā)明作進一步描述。
參照圖1一圖7， 一種嵌入式處理器的片上高性能DMA，包括 雙向傳輸?shù)臄?shù)據緩存器，用于緩存從片上存儲器讀取的數(shù)據、向總線 接口單元發(fā)送的數(shù)據、從總線接口單元接收的數(shù)據以及向片上存儲器 寫入的數(shù)據；數(shù)據大小端轉換器，用于當讀取到片上存儲器的數(shù)據或 接收到總線接口的數(shù)據后，進行大小端轉換；DMA控制器，用于在 每一次新的數(shù)據傳輸開始時初始化狀態(tài)寄存器、控制寄存器、起始地 址寄存器和數(shù)據量寄存器，當一次批量數(shù)據傳輸成功或發(fā)生錯誤中止 時更新相應的狀態(tài)寄存器，或向CPU發(fā)起中斷請求；DMA傳輸?shù)刂樊a生邏輯模塊，用于在傳輸過程中通過DMA內部硬件邏輯的狀態(tài)控 制，并根據用戶配置的傳輸大小，自動計算出下一個數(shù)據在片內外存 儲器上的傳輸?shù)刂?，并根據片內地址產生片上存儲器的片選及讀寫信
號，同時更新數(shù)據量計數(shù)器，直到計數(shù)器變?yōu)榱?；總線傳輸發(fā)送和接 收器，用于與總線接口單元連接，進行數(shù)據傳輸。
所述的片上高性能DMA還包括傳輸模式選擇模塊，用于設置 固定地址傳輸和非固定長度的突發(fā)傳輸兩種模式的選擇位，默認設置 為非固定長度的突發(fā)傳輸，對片外存儲器進行數(shù)據搬運；固定地址傳 輸模式中，片外存儲器訪問地址固定不變，對片外外設的FIFO進行 數(shù)據搬運；在傳輸過程中，支持兩種模式的動態(tài)切換。
虛擬地址到物理地址的動態(tài)轉換模塊，用于將片外存儲器虛擬地 址經內存管理單元映射成物理地址之后，通過總線接口單元發(fā)起傳輸 操作訪問片外存儲器。
DMA總線傳輸中止與恢復邏輯模塊，用于設置DMA占用總線接 口的優(yōu)先級低于處理器訪問的優(yōu)先級，若DMA在傳輸過程中遇到 CPU臨時占用總線接口時，當前DMA傳輸被掛起，等待CPU傳輸完 畢后從DMA從掛起位置重新發(fā)起傳輸。
本實施例的嵌入式處理器片上高性能DMA無需CPU的干預，它 只需應用程序通過協(xié)處理器指令在傳輸開始之前初始化DMA相關的 寄存器，包括傳輸控制寄存器、傳輸操作寄存器、片上存儲器和片外 存儲器的起始地址寄存器和傳輸數(shù)據量寄存器， 一旦傳輸開始后， DMA便能自動完成該數(shù)據量的傳輸。高性能DMA在每傳輸完一個數(shù) 據之后，它會自動更新數(shù)據量計數(shù)器，并自動產生片內外存儲器下一個數(shù)據的讀寫地址。片上DMA實現(xiàn)簡單，開銷較小，可在處理器非
干預的情況下完成片內外數(shù)據傳輸，數(shù)據搬運與處理器運算可并行處
理，極大地提高了處理器的性能，尤其在傳輸數(shù)據量較大時，DMA 傳輸模式更能充分體現(xiàn)它性能的優(yōu)越性，增加了CPU的獨立性，減少 了流水線的停頓，從而使CPU在性能上得到了很大提升，同時片上高 性能DMA通過結合數(shù)據緩存區(qū)技術，使得數(shù)據得以連續(xù)接收和發(fā)送， 實現(xiàn)背靠背傳輸，提升了 DMA的傳輸性能。
嵌入式處理器片上高性能DMA的總體硬件架構如圖2所示。 為了提高片上高性能DMA的靈活性，在DMA的控制寄存器中， 設置了固定地址傳輸和非固定長度的突發(fā)傳輸兩種模式的選擇位。該 位上電之后默認設置為非固定長度的突發(fā)傳輸，該模式支持single和 increase兩種總線傳輸類型，適用于與片外存儲器進行數(shù)據搬運，而固 定地址傳輸模式在傳輸過程中，片外存儲器訪問地址固定不變，適用 于對片外外設的FIFO進行數(shù)據搬運。用戶的應用程序可以根據實際 的需要，動態(tài)開啟或者關閉該位來選擇相應的傳輸模式。在傳輸過程 中，支持兩種模式的動態(tài)切換。
片上高性能DMA傳輸模式支持傳輸大小為字(4字節(jié))，半字(2 字節(jié))和字節(jié)的三種模式。在DMA的控制寄存器中，有兩位表示總 線的傳輸大小OO表示字傳輸，Ol表示半字傳輸，IO表示字節(jié)傳輸， ll表示未定義的長度。默認狀態(tài)為字傳輸，盡可能提高傳輸?shù)男屎?帶寬。當傳輸大小為字節(jié)或半字時，DMA內部的控制邏輯會根據相 應的片內外存儲器的地址，正確地截取字節(jié)，以保證數(shù)據的正確性。 此外，當片上存儲器的數(shù)據存儲模式與系統(tǒng)總線的大小端傳輸模式不一致時，高性能DMA會根據片上存儲器的數(shù)據讀寫地址和片外存儲 器的傳輸?shù)刂纷詣訉?shù)據進行大小端轉換，以保證數(shù)據的一致性。
同時DMA支持DMA傳輸幵始、傳輸停止和現(xiàn)場清空這三種操作 DMA傳輸開始操作用于啟動DMA的狀態(tài)機及相應的控制邏輯，數(shù)據 傳輸開始，當傳輸結束時，DMA會更新相應的狀態(tài)寄存器，包括傳 輸成功或失敗等信息，并發(fā)起中斷通知CPU，在相應的中斷服務程序 中通過現(xiàn)場清空操作來更新DMA狀態(tài)機和狀態(tài)寄存器，為下一次傳 輸做好準備。傳輸停止操作用于強行中止這次傳輸，所有的邏輯和狀 態(tài)恢復到跟上電時一樣。
目前很多高端嵌入式處理器大多集成支持虛地址系統(tǒng)的MMU，本 發(fā)明設計的片上高性能DMA同樣支持虛擬地址到物理地址的轉換及 頁面保護機制，如圖3所示；DMA片上存儲器起始地址寄存器所寄 存的地址是虛擬地址，為了提高了虛擬地址到物理地址的轉換速率， 在DMA內部設計了 2路組相連的地址旁路緩沖器，該緩沖器的內容 包括虛擬地址到物理地址的映射關系以及物理頁面的保護信息。當 DMA發(fā)生的虛擬地址在緩沖器中失配時，向內存管理單元發(fā)起頁缺 失請求，內存管理單元會迅速做出相關處理若在內存管單元找到匹 配項，則回填DMA的2路緩沖器，替換策略為round robin;當發(fā)生 頁面缺失等情況時內存管理單元通過發(fā)出異常來通知CPU。
由于CPU的取指單元、存儲單元和片上高性能DMA共用一個總 線接口單元，因此在它們之間必存在資源沖突，如圖4所示；為了充 分提高CPU的性能，DMA占用系統(tǒng)總線接口的優(yōu)先級最低。由于 DMA傳輸?shù)臄?shù)據量較大，因此占用總線接口單元時間會比較長，在傳輸過程中會遇到CPU要臨時占用總線接口 ，此時DMA可掛起當前
傳輸，相應的寄存器會保存現(xiàn)場傳輸信息，狀態(tài)機也會進入懸起等待
狀態(tài)， 一旦等待CPU傳輸完畢后DMA立即恢復現(xiàn)場，并從掛起位置 重新發(fā)起傳輸。
在DMA傳輸過程中，當系統(tǒng)總線接口被CPU占用、片外存儲器 未準備好數(shù)據、系統(tǒng)總線頻率與CPU時鐘頻率不一致或DMA和CPU 同時訪問數(shù)據、指令片上存儲器時，均會導致DMA數(shù)據發(fā)送或數(shù)據 接收發(fā)生中斷，使數(shù)據傳輸過程不連續(xù)，因此在DMA內部設置了數(shù) 據緩存機制來實現(xiàn)背靠背傳輸。該數(shù)據緩存有四個表項，可同時讀寫， 一旦數(shù)據緩存滿時，控制邏輯便會停止向片上存儲器或片外存儲器讀 數(shù)據，直到數(shù)據緩存器為非滿狀態(tài)。片上高性能DMA根據數(shù)據傳輸 方向可以分為片上存儲器到片外存儲器以及片外存儲器到片上存儲器 兩個獨立的傳輸過程。
片上存儲器到片外存儲器的數(shù)據傳輸過程可分為從片上存儲器讀 取數(shù)據和向總線接口單元發(fā)送數(shù)據兩個階段，其中數(shù)據讀取階段分為 以下幾個狀態(tài)，如圖5所示
空閑狀態(tài)空閑狀態(tài)時DMA處于低功耗狀態(tài)，上電復位后，DMA 傳輸模式自動進入該狀態(tài)。
數(shù)據讀取請求狀態(tài) 一旦DMA的相關寄存器初始化之后，DMA的 數(shù)據通道便進入該狀態(tài)并進行數(shù)據傳輸，向數(shù)據或指令片上存儲器發(fā)起數(shù) 據讀取請求狀態(tài);如果此時數(shù)據或指令片上存儲器被存儲單元或指令單元 占用著，則DMA—直置著請求信號。
等待狀態(tài)如果數(shù)據緩存器已滿，則DMA的控制邏輯便會停止向片山存儲器發(fā)起數(shù)據讀取請求操作，直到緩存器不滿為止。
壓數(shù)據入緩存器當DMA讀取到數(shù)據后，經過大小端轉換后，將數(shù)
據壓入數(shù)據緩沖器， 一旦讀完所有的數(shù)據后，便會轉入空閑狀態(tài)。
DMA向總線接口單元發(fā)送數(shù)據階段分為以下幾個狀態(tài)，如圖6所示:
空閑狀態(tài)空閑狀態(tài)時DMA并未向總線接口單元發(fā)送數(shù)據，處于 低功耗狀態(tài)，上電復位后，DMA傳輸模式自動進入該狀態(tài)。
等待狀態(tài)當DMA傳輸開始后，若數(shù)據緩存器為空，DMA便進入 等待狀態(tài)，若數(shù)據緩存器不為空，則向總線接口單元發(fā)起數(shù)據傳輸請求。
總線傳輸請求狀態(tài)在該狀態(tài)DMA向總線接口單元發(fā)起總線傳輸 請求，包括傳輸大小、傳輸突發(fā)類型等總線信息，在沒得到總線接口單 元響應時，DMA發(fā)送階段一直處于這個狀態(tài)。
數(shù)據傳輸狀態(tài)當傳輸請求得到總線接口單元的響應后，DMA控制 邏輯將從數(shù)據緩存器中讀取的數(shù)據發(fā)向總線，等所有數(shù)據發(fā)送完成之后， 便會跳入空閑狀態(tài)，此次數(shù)據傳輸全部結束。
片外存儲器到片上存儲器的數(shù)據傳輸過程也可以分為從總線接口接收 數(shù)據和向片上存儲器寫數(shù)據這兩個階段；其中數(shù)據接收階段分為以下幾 個狀態(tài)，如圖7所示
空閑狀態(tài)空閑狀態(tài)時DMA處于低功耗狀態(tài)，上電復位后，DMA 傳輸模式自動進入該狀態(tài)。
總線傳輸請求狀態(tài)在該狀態(tài)DMA向總線接口單元發(fā)起總線傳輸 請求，包括片外存儲器的數(shù)據讀取地址、傳輸大小、傳輸突發(fā)類型等總 線信息，在沒得到總線接口單元響應時，DMA數(shù)據接收階段一直處于這 個狀態(tài)。數(shù)據接收狀態(tài)當傳輸請求得到總線接口單元的響應后，DMA控制 邏輯將從片外存儲器讀取到的數(shù)據壓入數(shù)據緩存器， 一旦從片外存儲器 讀到所有數(shù)據后，便會跳入到空閑狀態(tài)。
等待狀態(tài) 一旦數(shù)據緩存器滿時，DMA便會進入等待狀態(tài)，并不再 向總線接口單元發(fā)起傳輸請求，直到數(shù)據緩存器非滿。
向片上存儲器寫數(shù)據的過程可分為以下幾個狀態(tài)，如圖8所示
空閑狀態(tài)空閑狀態(tài)時DMA處于低功耗狀態(tài)，上電復位后，DMA
傳輸模式自動進入該狀態(tài)。
等待狀態(tài)在DMA傳輸開始之后，如果數(shù)據緩存器為空，則進入
該狀態(tài)，直到緩沖器有數(shù)據寫入。
寫數(shù)據請求狀態(tài)DMA向片上存儲器發(fā)起數(shù)據寫操作請求，并根據
寫地址及傳輸大小配置正確地產生寫片選信號。
寫數(shù)據狀態(tài) 一旦寫數(shù)據請求得到片上存儲器的響應之后，DMA從
數(shù)據緩存器讀取數(shù)據并寫入片上存儲器，等所有數(shù)據寫成功之后，便會 跳入空閑狀態(tài)，此次數(shù)據傳輸全部結束。
權利要求
1、一種嵌入式處理器的片上高性能DMA，其特征在于所述片上高性能DMA包括雙向傳輸?shù)臄?shù)據緩存器，用于緩存從片上存儲器讀取的數(shù)據、向總線接口單元發(fā)送的數(shù)據、從總線接口單元接收的數(shù)據以及向片上存儲器寫入的數(shù)據；數(shù)據大小端轉換器，用于當讀取到片上存儲器的數(shù)據或接收到總線接口單元的數(shù)據之后，進行大小端轉換；DMA控制器，用于在每一次新的數(shù)據傳輸開始時初始化狀態(tài)寄存器、控制寄存器、起始地址寄存器和數(shù)據量寄存器，當一次批量數(shù)據傳輸成功或發(fā)生錯誤中止時更新相應的狀態(tài)寄存器，或向CPU發(fā)起中斷請求；DMA傳輸?shù)刂樊a生邏輯模塊，用于在傳輸過程中通過DMA內部硬件邏輯的狀態(tài)控制，并根據用戶配置的傳輸大小，自動計算出下一個數(shù)據在片內外存儲器上的傳輸?shù)刂?，并根據片內地址產生片上存儲器的片選及讀寫信號，同時更新數(shù)據量計數(shù)器，直到計數(shù)器變?yōu)榱?；總線傳輸發(fā)送和接收器，用于與總線接口單元連接，進行數(shù)據傳輸。
2、 如權利要求1所述的嵌入式處理器的片上高性能DMA，其特征在 于所述的片上高性能DMA還包括傳輸模式選擇模塊，用于設置固定地址傳輸和非固定長度的突發(fā)傳輸 兩種模式的選擇位，默認設置為非固定長度的突發(fā)傳輸，對片外存儲 器進行數(shù)據搬運；固定地址傳輸模式中，片外存儲器訪問地址固定不 變，對片外外設的FIFO進行數(shù)據搬運；在傳輸過程中，支持兩種模式的動態(tài)切換。
3、 如權利要求1或2所述的嵌入式處理器的片上高性能DMA，其特征在于所述的片上高性能DMA還包括虛擬地址到物理地址的動態(tài)轉換模塊，用于將片外存儲器虛擬地址經 內存管理單元映射成物理地址之后，通過總線接口單元發(fā)起傳輸操作 訪問片外存儲器。
4、 如權利要求1或2所述的嵌入式處理器的片上高性能DMA，其特征在于所述的片上高性能DMA還包括DMA總線傳輸中止與恢復邏輯模塊，用于設置DMA占用總線接口的 優(yōu)先級低于處理器訪問的優(yōu)先級，若DMA在傳輸過程中遇到CPU臨 時占用總線接口時，當前DMA傳輸被掛起，等待CPU傳輸完畢后從 DMA從掛起位置重新發(fā)起傳輸。
5、 如權利要求3所述的嵌入式處理器的片上高性能DMA，其特征在 于所述的片上高性能DMA還包括DMA總線傳輸中止與恢復邏輯模塊，用于設置DMA占用總線接口的 優(yōu)先級低于處理器訪問的優(yōu)先級，若DMA在傳輸過程中遇到CPU臨 時占用總線接口時，當前DMA傳輸被掛起，等待CPU傳輸完畢后從 DMA從掛起位置重新發(fā)起傳輸。
6、 如權利要求1或2所述的嵌入式處理器的片上高性能DMA，其特 征在于在所述DMA控制器中，配置的傳輸寬度包括字、半字和字 節(jié)，傳輸寬度默認為字，當以字節(jié)或半字傳輸時，根據片上存儲器的 訪問地址自動截取相應的寬度進行傳輸。
7、 如權利要求5所述的嵌入式處理器的片上高性能DMA，其特征在于在所述DMA控制器中，配置的傳輸寬度包括字、半字和字節(jié)， 傳輸寬度默認為字，當以字節(jié)或半字傳輸時，根據片上存儲器的訪問 地址自動截取相應的寬度進行傳輸。
8、如權利要求1或2所述的嵌入式處理器的片上高性能DMA，其特征在于在所述數(shù)據緩存器中，根據系統(tǒng)總線的大小端傳輸模式以及 指令、數(shù)據片上存儲器的數(shù)據大小端存儲模式，自動對數(shù)據進行大小 端轉換。
全文摘要
一種嵌入式處理器的片上高性能DMA，包括數(shù)據緩存器，用于緩存從片上存儲器讀取的數(shù)據、向總線接口單元發(fā)送的數(shù)據、從總線接口單元接收的數(shù)據以及向片上存儲器寫入的數(shù)據；數(shù)據大小端轉換器；DMA控制器，用于初始化狀態(tài)寄存器、控制寄存器、起始地址寄存器和數(shù)據量寄存器；DMA傳輸?shù)刂樊a生邏輯模塊，用于自動計算出下一個數(shù)據在片內外存儲器上的傳輸?shù)刂?，并根據片內地址產生片上存儲器的片選及讀寫信號，同時更新數(shù)據量計數(shù)器，直到計數(shù)器變?yōu)榱悖灰约翱偩€傳輸發(fā)送和接收器。本發(fā)明開發(fā)難度較低、硬件開銷小、移植方便、擴展性靈活、數(shù)據傳輸速率快、極大地提升處理器的性能。
文檔編號G06F13/28GK101556565SQ20091009558
公開日2009年10月14日 申請日期2009年1月22日 優(yōu)先權日2009年1月22日
發(fā)明者嚴曉浪, 孟建熠, 徐鴻明, 葛海通 申請人:杭州中天微系統(tǒng)有限公司