專利名稱：低功率模式故障恢復設備及其方法
技術領域：
本發(fā)明涉及一種離開功率節(jié)省模式(例如深度睡眠模式)時的半導體集成電路裝置，且更特定來說涉及用于提供對關鍵啟用及/或配置信號的默認檢測及在檢測到故障時從功率節(jié)省"深度睡眠"模式中的隨后故障安全恢復的半導體集成電路裝置。
背景技術：
集成電路裝置是以減小的晶體管幾何形狀大小來制作，導致了其操作期間增加的泄露電流。當不需要集成電路裝置的操作時， 一種減少泄露電流的解決方法是關斷所述集成電路裝置的部分或多數(shù)晶體管邏輯電路及/或從中去除功率。此舉將集成電路裝置的多數(shù)晶體管邏輯電路置于"低功率消耗模式"(例如"深度睡眠模式")中，從而實質(zhì)上減少了集成電路裝置在延長的等待狀況期間的功率消耗，此可通過軟件及/或固件來界定。
舉例來說，低功率消耗(深度睡眠)模式可關斷集成電路裝置中的大多數(shù)電路，同時仍維持集成電路裝置的內(nèi)部連接點與外部連接點兩者處的邏輯電平值，例如通過保持器單元來維持。所述保持器單元可用以保留(例如"保持")在集成電路裝置剛
剛進入到深度睡眠模式中之前所存在的外部輸入-輸出(I/O)的邏輯電平、內(nèi)部狀態(tài)、
配置及/或啟用信號。歸因于深度睡眠模式對集成電路裝置的電路的影響的性質(zhì)，進入到深度睡眠模式中及從深度睡眠模式中退出必須盡可能地穩(wěn)健。
因此，深度睡眠模式的配置輸入中的硬件故障很有可能會導致集成電路裝置進入到一種其可能永遠無法從中醒來的狀態(tài)中。此無法醒來將有效地鎖定(掛起)集成電路裝置從而使得其永遠不能從深度睡眠模式中恢復及離開?？赏ㄟ^使用深度睡眠監(jiān)視
定時器(DSWDT)等來完成從深度睡眠模式中的穩(wěn)健退出。然而，是什么保證DSWDT或其它退出功能的穩(wěn)健性以使得集成電路裝置不會陷入在不可恢復的深度睡眠模式中"？

發(fā)明內(nèi)容
因此，需要防止集成電路裝置陷入到不可恢復的深度睡眠模式中。根據(jù)本發(fā)明教示， 一旦檢測到故障，集成電路裝置即可以預定義的固定序列及預定的時間量來執(zhí)行從深度睡眠模式中的有保證退出。此可提供用于幾乎總能從電路故障中恢復的軟件選項。一般來說，可從不管集成電路裝置是處于深度睡眠模式中還是深度睡眠模式外都
始終保留功率(有效邏輯電平)的保持器單元驅(qū)動DSWDT或其它深度睡眠退出功能電路的啟用及配置輸入。然而，是什么保證這些保持器單元自身不遭破壞？舉例來說，歸因于可改變一個或一個以上保持器單元中所存儲的邏輯電平的晶體管單元破壞及/或瞬變(噪聲)，可發(fā)生軟件錯誤。
根據(jù)本發(fā)明教示，可使用兩個保持器單元來作為具有其錯誤檢測的雙冗余存儲裝置。這兩個保持器單元中的一者存儲邏輯電平，且另一保持器單元存儲所述邏輯電平在集成電路裝置進入到深度睡眠模式中之前的反轉(zhuǎn)。對這兩個保持器單元(保持器單元對)的輸出執(zhí)行"異或"(XOR)運算，以使得如果所述保持器單元對中的兩個保持器單元不具有存儲在其中的相反邏輯電平則相應的"異或"輸出所述保持器單元對
的錯誤。
因此，可將對進入及/或離開深度睡眠模式的正確操作關鍵的啟用及配置數(shù)據(jù)存儲在適當數(shù)目的保持器單元對中，所述保持器單元對中的每一者均具有錯誤檢測功能，例如，對來自含有深度睡眠恢復電路(例如DSWDT)的啟用及配置數(shù)據(jù)的保持器單元對中的相應保持器單元對的未反轉(zhuǎn)及已反轉(zhuǎn)的所存儲邏輯電平實施"異或"運算。但是，啟用及/或配置錯誤的產(chǎn)生不應導致集成電路裝置的整體重置，所述整體重置可擾亂整個集成電路裝置的現(xiàn)有輸入-輸出邏輯電平及其它數(shù)據(jù)電平，例如其它保持器單元(例如用于維持外部輸入-輸出邏輯電平的保持器單元)中所存儲的邏輯電平。
因此，在所述保持器單元對中的任何一個或一個以上保持器單元對中檢測到錯誤將強制DSWDT或其它深度睡眠退出功能電路采用將致使集成電路裝置離開深度睡眠模式的預先建立的醒來配置。 一旦離開深度睡眠模式，集成電路裝置即可能夠校正與DSWDT或其它深度睡眠退出功能電路相關聯(lián)的軟件錯誤或從所述軟件錯誤中恢復?？蓪⒋祟A先建立的醒來配置存儲在易失性(例如存儲在不處于深度睡眠模式中的存儲器中的醒來程序)及/或非易失性存儲器(例如熔線環(huán)、金屬化、電可擦除及可編程存儲器(EEPROM)、快閃存儲器等等)中。類似地，保持器單元對中所存儲的邏輯電平可來自易失性及/或非易失性存儲器，其中包含制造商及/或用戶定義的醒來程序協(xié)議。深度睡眠模式及低功率模式在本文中可以可互換地使用來意指集成電路裝置可進入的減少其功率消耗的任何模式。
根據(jù)本發(fā)明中所描述的特定實例性實施例，具有低功率模式的集成電路裝置包括功率可控制邏輯；用于所述功率可控制邏輯的功率控制裝置，其中所述功率控制裝置致使所述功率可控制邏輯進入到低功率模式中及從所述低功率模式中返回；至少一個保持器單元對，其耦合在所述功率可控制邏輯與所述功率控制裝置之間，其中所述至少一個保持器單元對具有錯誤檢測；且當所述功率可控制邏輯處于低功率模式中
時，所述至少一個保持器單元對存儲所述功率控制裝置的配置信息；其中如果檢測到所述至少一個保持器單元對中所存儲的配置信息有錯誤，則功率控制裝置使功率可控制邏輯從低功率模式中返回。根據(jù)本發(fā)明中所描述的另一特定實例性實施例， 一種用于確保集成電路裝置從低功率模式中恢復的方法包括以下步驟進入低功率模式；將用于控制集成電路裝置的低功率模式的配置信息存儲在至少一個保持器單元對中；檢測所述至少一個保持器單元對中所存儲的配置信息何時遭破壞；及在檢測到所述至少一個保持器單元對中遭破壞的所存儲配置信息時即刻強制集成電路裝置從低功率模式中恢復。


通過結(jié)合附圖參照下文說明可獲得對本發(fā)明的更全面理解，附圖中圖1圖解說明根據(jù)本發(fā)明特定實例性實施例具有功率可控制邏輯的集成電路裝置的示意性方塊圖2圖解說明根據(jù)本發(fā)明特定實例性實施例具有錯誤檢測的保持器單元對的示意
圖3圖解說明根據(jù)本發(fā)明特定實例性實施例的描繪于圖1中的集成電路裝置的一部分的更詳細示意性方塊圖；且
圖4圖解說明根據(jù)本發(fā)明特定實例性實施例當在與圖1中所示集成電路裝置的功率控制裝置相關聯(lián)的保持器單元對中檢測到錯誤時具有強制功率還原的低功率模式控制序列的示意性操作流程圖。
盡管易于對本發(fā)明做出各種修改及替代形式，但在圖式中顯示并在本文中詳細描述其特定實例性實施例。然而，應了解，本文中對特定實例性實施例的說明并不打算將本發(fā)明限定于本文中所揭示的特定形式，而是相反，本發(fā)明打算涵蓋所附權利要求書所界定的所有修改及等效形式。
具體實施例方式
現(xiàn)在參照圖式，圖中示意性地圖解說明特定實例性實施例的細節(jié)。圖式中的相同元件將由相同的編號來表示，且相似的元件將由帶有不同小寫字母后綴的相同編號來表不。
參照圖1，圖中描繪根據(jù)本發(fā)明特定實例性實施例具有功率可控制邏輯的集成電路裝置的示意性方塊圖。集成電路裝置102包括功率可控制邏輯104、保持器單元106、輸入接收器及輸出驅(qū)動器108及功率控制裝置110。另外，可將定時器118 (例如監(jiān)視定時器、深度睡眠監(jiān)視定時器等)、計數(shù)器120及/或邏輯122 (例如寄存器、組合邏輯、鎖存器等)耦合到保持器單元106中的相關聯(lián)保持器單元。
集成電路裝置102可用作數(shù)字及/或模擬(混合信號)裝置，其中其功率消耗電路(例如功率可控制邏輯104)在不使用時可被關斷(例如置于深度睡眠及/或低功率模式中)以保存從電源(例如電池、太陽能電池、芯片上電壓調(diào)節(jié)器等)供應的功率。功率可控制邏輯104可與所述電源斷開連接，而保持器單元106、功率控制裝置IIO、
6輸入-輸出108、定時器118、計數(shù)器120及/或邏輯122—直保持連接到所述電源。
可以各種方式對功率控制裝置110編程以執(zhí)行功率可控制邏輯104的功率關斷 (例如深度睡眠模式及/或低功率模式)，接著在某些情況下向功率可控制邏輯104重 新施加功率，例如從深度睡眠及/或低功率模式中醒來。功率控制裝置110及/或定時器 118可包含深度睡眠監(jiān)視定時器(DSWDT)等，某些保持器單元106可將用于功率控 制裝置110的操作的配置及啟用信息(例如數(shù)據(jù)位，每保持器單元一個位)保存在所 述深度睡眠監(jiān)視定時器中。當處于可操作模式中時可將所述配置及啟用信息從功率可 控制邏輯104應用到相應的保持器單元106，其中當從處于深度睡眠模式中的功率可 控制邏輯104及裝置102中去除功率時，相應的保持器單元106保留此信息。所述配 置及啟用信息可以是用戶及/或制造商定義的。
參照圖2，圖中描繪根據(jù)本發(fā)明特定實例性實施例具有錯誤檢測的保持器單元對 的示意圖。所述具有錯誤檢測的保持器單元對通常由數(shù)字200來表示，所述保持器單 元對包括第一保持器單元202、第二保持器單元204、反相器206、"異或非"門210 及"與"門220。保持器單元對200具有耦合到來自功率可控制邏輯104的相應邏輯 輸入(圖1)的輸入118。當集成電路裝置102處于低功率及/或深度睡眠模式中時去 除電壓VDDL，而VDDH則一直保持接通以在整個低功率及/或深度睡眠周期中維持保 持器單元106 (圖l)運作。
任選地，可在VDDL電壓與VDDH電壓不同時在功率可控制邏輯104與保持器單 元對200之間使用緩沖器208，例如電平轉(zhuǎn)換器。緩沖器208具有耦合到來自功率可 控制邏輯104的相應邏輯輸出(未顯示)的輸入218。當集成電路裝置102處于低功 率深度睡眠模式中時去除電壓VDDL，而VDDH則一直保持接通以在整個深度睡眠周期 中維持保持器單元106運作。
第一保持器單元202存儲來自功率可控制邏輯104的未反轉(zhuǎn)邏輯電平，且第二保 持器單元204存儲來自功率可控制邏輯104的己反轉(zhuǎn)(通過反相器206)邏輯電平。 現(xiàn)在第一及第二保持器單元202及204分別形成存儲來自功率可控制邏輯104的未反 轉(zhuǎn)及已反轉(zhuǎn)邏輯電平兩者的保持器單元對。第一及第二保持器單元202及204的輸出 由"異或非"門210來監(jiān)視。通常，第一與第二保持器單元202與204的輸出將具有 相反邏輯電平，且"異或非"門210的輸出將處于邏輯"0"。然而，如果第一或第二 保持器單元202或204中的一者遭破壞，則"異或非"門210的輸入處的邏輯電平將 變得相同，且"異或非"門210的輸出將處于邏輯"1"。
預期且在本發(fā)明范圍內(nèi)，第一與第二保持器單元202與204可存儲相同的邏輯電 平，且第一保持器單元202的Q-輸出(未顯示)及第二保持器單元202的Q-未輸出 (未顯示)可替代地用作"異或非"門210的輸入。當在鎖存器線116上斷定邏輯"1" 時，第一及第二保持器單元202及204將分別存儲如上所述的未反轉(zhuǎn)及已反轉(zhuǎn)邏輯電 平，且將啟用"與"門220以使得如果"異或非"門210的輸出變?yōu)檫壿?1"(例如 保持器單元202或204中的一者的內(nèi)容的破壞)，則將在錯誤線114上斷定邏輯"1"。可接著使用錯誤線114來強制功率控制裝置110將功率可控制邏輯104帶出低功率模 式及/或深度睡眠模式(圖1)。
參照圖3，圖中描繪根據(jù)本發(fā)明特定實例性實施例描繪于圖1中的集成電路裝置 的一部分的更詳細示意性方塊圖。多個保持器單元對200可如上文中所描述用于存儲 功率控制裝置110的配置及啟用信息，例如輸出212。然而，如果錯誤線114中的任 何一個或一個以上錯誤線上指示錯誤，則必須采取某一行動，只要不致使集成電路裝 置102進入到整體重置中(此可破壞裝置102的外部輸出及/或輸入必須保持在其處的 臨界邏輯電平及/或內(nèi)部數(shù)據(jù)存儲值(未顯示))即可。
根據(jù)本發(fā)明教示，當控制功率控制裝置110的配置及/或啟用位中的一個或一個以 上配置及/或啟用位遭破壞(如錯誤線114中的一個或一個以上錯誤線上的錯誤信號所 指示)時，可由具有在信號線322上輸出的邏輯"1"的"或"門320來起始從深度睡 眠模式中的強制退出。只要信號線322上存在邏輯"1"，功率控制裝置即可從深度睡
眠模式強制進行或切換到預定義的退出策略從而可重新激活功率可控制邏輯104，且 運行于其中的軟件程序或外部干預可以某種方式處理導致了錯誤線114上的錯誤指示
的任何情況?？蓪㈩A定義深度睡眠退出策略(例如固定的配置及/或啟用信息)存儲在 功率控制裝置110中及/或保持器單元對200 (由虛線所指示的控制裝置)中。此預定 義深度睡眠退出策略類似于"普通"退出策略，只是給"錯誤"狀態(tài)加了旗標。因此， 軟件控制具有保持或釋放輸入-輸出信號的選項，如由邁克爾，西蒙斯(Michael
Simmons)及伊戈爾 沃杰沃達(Igor Wojewoda)在2006年12月12日提出申請的名 稱為"Maintaining Input and/or Output Configuration and Data State During and When Coming Out of a Low Power Mode(在離開低功率模式時及期間維持輸入及/或輸出配置 及數(shù)據(jù)狀態(tài))"序列號為11/609,610的共同擁有的美國專利申請案中更完整地定義。
參照圖4，圖中描繪根據(jù)本發(fā)明特定實例性實施例當在與圖1中所示集成電路裝 置的功率控制裝置相關聯(lián)的保持器單元對中檢測到錯誤時具有強制功率還原的低功率 模式控制序列的示意性操作流程圖。在步驟400中進入低功率模式，接著在步驟402 中將配置(或啟用)位存儲在第一保持器單元中。在步驟404中，反轉(zhuǎn)所述配置(或 啟用)位并將其存儲在第二保持器單元中。接著，在步驟406中，集成電路裝置關斷 功率可控制邏輯的功率。在步驟408中，比較第一與第二保持器單元輸出。接著，步 驟410確定這些輸出是否處于相同邏輯電平處(例如一個單元的軟件錯誤)。如果所 述輸出是相同的，則步驟412強制從低功率(深度睡眠)模式中退出。
盡管已參照本發(fā)明實例性實施例描繪、描述及界定了本發(fā)明各實施例，但此類參 照并不暗示對本發(fā)明的限定，且不應推斷出存在此種限定?？稍谛问郊肮δ苌蠈Ρ景l(fā) 明標的物做出大量修改、替代及等效形式，所屬領域的技術人員根據(jù)本發(fā)明將會構(gòu)想 出這些修改、替代及等效形式。所描繪及所描述的本發(fā)明各實施例僅是實例，而不是 對本發(fā)明范圍的窮舉性說明。
權利要求
1、一種具有低功率模式的集成電路裝置，其包括功率可控制邏輯；用于所述功率可控制邏輯的功率控制裝置，其中所述功率控制裝置致使所述功率可控制邏輯進入到低功率模式中并從所述低功率模式中返回；至少一個保持器單元對，其耦合在所述功率可控制邏輯與所述功率控制裝置之間，其中所述至少一個保持器單元對具有錯誤檢測；且當所述功率可控制邏輯處于所述低功率模式中時，所述至少一個保持器單元對存儲用于所述功率控制裝置的配置信息；其中如果檢測到所述至少一個保持器單元對中所存儲的所述配置信息有錯誤，則所述功率控制裝置使所述功率可控制邏輯從所述低功率模式中返回。
2、 根據(jù)權利要求1所述的集成電路裝置，其中所述具有錯誤檢測的至少一個保 持器單元對包括第一保持器單元，其存儲未反轉(zhuǎn)的配置信息位； 第二保持器單元，其存儲已反轉(zhuǎn)的配置信息位；及比較電路，其用于確定所述第一與第二保持器單元是否具有處于大致相同的邏輯 電平下的輸出，其中如果所述第一與第二保持器單元輸出處于大致相同的邏輯電平下， 則產(chǎn)生錯誤信號。
3、 根據(jù)權利要求2所述的集成電路裝置，其中所述錯誤信號強制所述功率控制 裝置使所述功率可控制邏輯從所述低功率模式中返回。
4、 根據(jù)權利要求1所述的集成電路裝置，其中所述至少一個保持器單元對是在 所述功率可控制邏輯處于所述低功率模式中時存儲用于所述功率控制裝置的啟用及所 述配置信息的多個保持器單元對。
5、 根據(jù)權利要求1所述的集成電路裝置，其中所述功率控制裝置存儲用以在檢 測到所述錯誤時配置所述功率控制裝置的操作的強制配置信息。
6、 根據(jù)權利要求5所述的集成電路裝置，其中所述強制配置信息存儲在非易失 性存儲器中。
7、 根據(jù)權利要求1所述的集成電路裝置，其中所述至少一個保持器單元對存儲 用以在檢測到所述錯誤時配置所述功率控制裝置的操作的強制配置信息。
8、 根據(jù)權利要求7所述的集成電路裝置，其中所述強制配置信息存儲在非易失 性存儲器中。
9、 根據(jù)權利要求1所述的集成電路裝置，其中所述低功率模式為深度睡眠模式。
10、 根據(jù)權利要求9所述的集成電路裝置，其中所述功率控制裝置為深度睡眠監(jiān) 視定時器。
11、 根據(jù)權利要求1所述的集成電路裝置，其中所述功率可控制邏輯包括數(shù)字及 模擬電路兩者。
12、 根據(jù)權利要求l所述的集成電路裝置，其進一步包括耦合到所述至少一個保 持器單元對的至少一個定時器。
13、 根據(jù)權利要求l所述的集成電路裝置，其進一步包括耦合到所述至少一個保持器單元對的至少一個計數(shù)器。
14、 根據(jù)權利要求1所述的集成電路裝置，其進一步包括耦合到所述至少一個保 持器單元對的邏輯。
15、 一種用于確保集成電路裝置從低功率模式中恢復的方法，所述方法包括以下步驟進入低功率模式；將用于控制集成電路裝置的低功率模式的配置信息存儲在至少一個保持器單元對中；檢測所述至少一個保持器單元對中的所述所存儲的配置信息何時遭破壞；及 在檢測到所述至少一個保持器單元對中遭破壞的所存儲配置信息時即刻強制所 述集成電路裝置從所述低功率模式中恢復。
16、 根據(jù)權利要求15所述的方法，其中所述存儲配置信息的步驟包括以下步驟 將未反轉(zhuǎn)的配置信息存儲在所述至少一個保持器單元對中的一者中；及 將已反轉(zhuǎn)的配置信息存儲在所述至少一個保持器單元對中的另一者中。
17、 根據(jù)權利要求15所述的方法，其中所述檢測所述所存儲配置信息何時遭破 壞的步驟包括以下步驟將所述所存儲的未反轉(zhuǎn)配置信息與所述已反轉(zhuǎn)配置信息進行比較； 如果所述未反轉(zhuǎn)配置信息與所述已反轉(zhuǎn)配置信息中的任何相應者處于大致相同 的邏輯電平下，則產(chǎn)生錯誤信號。
18、 根據(jù)權利要求15所述的方法，其中所述在檢測到遭破壞的所存儲配置信息 時即刻強制所述集成電路裝置從所述低功率模式中恢復的步驟包括以下步驟強制使用恢復配置信息；及通過使用所述強制恢復信息使所述集成電路裝置從所述低功率模式中返回。
19、 根據(jù)權利要求15所述的集成電路裝置，其中所述低功率模式為深度睡眠模式。
全文摘要
本發(fā)明揭示一種半導體集成電路裝置，其每配置及/或啟用位使用兩個保持器單元作為具有其錯誤檢測的雙冗余存儲裝置。所述兩個保持器單元中的一者存儲邏輯電平且另一保持器單元存儲所述邏輯電平在所述集成電路裝置進入到低功率模式中之前的反轉(zhuǎn)。對所述兩個保持器單元(保持器單元對)的輸出執(zhí)行“異或”(XOR)運算以使得如果所述保持器單元對中的所述兩個保持器單元不具有存儲在其中的相反邏輯電平，則相應的“異或”針對所述保持器單元對輸出錯誤信號，且所述錯誤信號用于依據(jù)軟件控制在擾亂或不擾亂過去進入所述低功率模式時所存在的輸入-輸出(I/O)配置控制及數(shù)據(jù)狀態(tài)的情況下強制所述集成電路裝置離開所述低功率模式。
文檔編號G06F11/16GK101647005SQ200880009922
公開日2010年2月10日 申請日期2008年3月26日 優(yōu)先權日2007年3月27日
發(fā)明者邁克爾·西蒙斯 申請人:密克羅奇普技術公司