專利名稱：具有集成高速分組交換串行接口的處理器芯片架構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及計(jì)算及通信架構(gòu)領(lǐng)域，尤其涉及用于處理器和內(nèi)存訪問(wèn)的架 構(gòu)，其使用直接集成在與處理器結(jié)構(gòu)同一芯片上的高速分組交換串行接口。
背景技術(shù)：
廣義地講，術(shù)語(yǔ)計(jì)算機(jī)架構(gòu)意味著包括處理子系統(tǒng)、內(nèi)存子系統(tǒng)和輸入/輸出(1/ 0)子系統(tǒng)的一組核心功能部件的互相連接，處理子系統(tǒng)執(zhí)行指令并作用于數(shù)據(jù)，內(nèi)存子系 統(tǒng)與處理子系統(tǒng)協(xié)作以使所選數(shù)據(jù)和指令能被保存并在這兩個(gè)子系統(tǒng)之間傳輸，及輸入/ 輸出子系統(tǒng)至少使處理子系統(tǒng)能與計(jì)算機(jī)外部的網(wǎng)絡(luò)和外圍環(huán)境交換數(shù)據(jù)和指令。該組核 心功能部件可使用各種控制功能部件之間的通信互換的通信互連方案構(gòu)造在不同的計(jì)算 機(jī)系統(tǒng)拓?fù)渲?。例如，處理器及其?nèi)存可在電路卡中本地連接，或者經(jīng)底板互連而地理上越 過(guò)系統(tǒng)底架布置。個(gè)人計(jì)算機(jī)(PC)代表最成功及最廣泛使用的計(jì)算機(jī)架構(gòu)。從架構(gòu)上而言，自PC在 20世紀(jì)80年代首次提出以來(lái)沒(méi)有太大變化。其核心是，典型的PC由單一電路板即母板組 成，其包括用作中央處理單元(CPU)的微處理器、系統(tǒng)內(nèi)存及在位于母板上的CPU芯片和系 統(tǒng)內(nèi)存芯片之間提供互連的本地或系統(tǒng)總線、及通常由沿母板邊緣的連接器形成的I/O端 口。PC架構(gòu)成功的關(guān)鍵原因之一為部件互連的工業(yè)標(biāo)準(zhǔn)化方式。流行的基于底架的計(jì)算機(jī)架構(gòu)的一個(gè)最近的例子可在高性能計(jì)算(HPC)領(lǐng)域找 到。在HPC領(lǐng)域中，架構(gòu)創(chuàng)新之一為服務(wù)器刀片構(gòu)型的采用，其中一個(gè)或多個(gè)刀片如服務(wù)器 刀片、內(nèi)存刀片、I/O刀片、PC刀片插入基于工業(yè)標(biāo)準(zhǔn)的公用機(jī)架。代替將計(jì)算機(jī)系統(tǒng)的所 有芯片放在單一母板上，計(jì)算機(jī)系統(tǒng)的功能元件被分在更小的稱為刀片的電路卡中，這些 刀片然后由在不同刀片之間發(fā)送大量數(shù)據(jù)的底板連接在一起。在這些HPC刀片構(gòu)型的大部 分中，公用機(jī)架的底板結(jié)構(gòu)已通過(guò)標(biāo)準(zhǔn)化并行總線互連技術(shù)如PCI總線實(shí)施。將功能部件 分在多個(gè)刀片上使部件構(gòu)造更靈活，同時(shí)，使用標(biāo)準(zhǔn)化互連如PCI總線使來(lái)自不同提供商 的刀片能在同一公用機(jī)架中構(gòu)造在一起。與成功的PC架構(gòu)一樣，標(biāo)準(zhǔn)化本地或系統(tǒng)總線接 口如PCI總線的使用對(duì)HPC和服務(wù)器計(jì)算機(jī)系統(tǒng)的刀片架構(gòu)的成功非常關(guān)鍵。對(duì)系統(tǒng)性能和實(shí)施具有重大影響的參數(shù)之一為處理器使用的內(nèi)存訪問(wèn)方法。有兩 種基本的訪問(wèn)內(nèi)存的架構(gòu)。這樣的架構(gòu)之一為VonNeumarm架構(gòu)，其中一個(gè)共享內(nèi)存用于保 存指令(程序)和數(shù)據(jù)，在處理器和內(nèi)存之間具有一根數(shù)據(jù)總線和一根地址總線。該架構(gòu) 要求指令和數(shù)據(jù)順序讀取，這導(dǎo)致通常稱為“Von Neumann瓶頸”的工作帶寬限制。第二訪 問(wèn)內(nèi)存的架構(gòu)稱為Harvard架構(gòu)，其使用物理上分開(kāi)的內(nèi)存及用于它們的指令和數(shù)據(jù)的專 用總線。因此，指令和操作數(shù)可被同時(shí)讀取。兩種架構(gòu)均包括在處理器和內(nèi)存之間傳輸信 息的總線。本領(lǐng)域技術(shù)人員應(yīng)意識(shí)到，不管處理器和內(nèi)存速度如何，處理器和內(nèi)存之間的信 息傳輸速度實(shí)質(zhì)上影響計(jì)算機(jī)系統(tǒng)的性能。在計(jì)算機(jī)系統(tǒng)的各個(gè)部件的可用CPU功率、內(nèi)存容量和內(nèi)存速度方面已有重大進(jìn) 展的同時(shí)，處理器-內(nèi)存互連及內(nèi)存訪問(wèn)在本地或系統(tǒng)并行總線的速度方面的進(jìn)展已遠(yuǎn)遠(yuǎn)落后。眾所周知，處理器和內(nèi)存可在3GHz時(shí)鐘以上運(yùn)行，而能以與處理器速度匹配的速度 運(yùn)行為并行總線互連的本地系統(tǒng)總線極為稀少，因?yàn)檫@樣的高速總線很難實(shí)現(xiàn)。例如，稱為 前端總線的、用于外部連接到Pentium 4微處理器芯片的系統(tǒng)總線以比處理器速度慢的速 度運(yùn)行。傳統(tǒng)上，母板外部的I/O裝置在連接到母板上的稱為電橋的芯片組的慢速I/O總 線上通信，如外圍部件互連(PCI)總線，進(jìn)而在前端總線上與CPU通信。在I/O裝置以比 處理器和主內(nèi)存的速度慢得多的速度通信時(shí)該方法能良好運(yùn)轉(zhuǎn)的同時(shí)，當(dāng)前I/O技術(shù)的發(fā) 展，如Infiniband和多千兆以太網(wǎng)，可以接近幾吉比特每秒以上的速率傳送I/O通信。這 些發(fā)展已使CPU-內(nèi)存和CPU-I/0事務(wù)之間的傳統(tǒng)區(qū)別模糊不清，及否定了將I/O通信委托 給單獨(dú)的更慢的遺留I/O總線如PCI總線的基本原理。試圖增加I/O總線如PCI總線和PCI擴(kuò)展(PCI X)總線的速度的難題之一在于并 行總線方案易于在分開(kāi)的并行數(shù)據(jù)通路中的數(shù)據(jù)流之間出現(xiàn)時(shí)鐘脈沖相位差問(wèn)題，例如， 所述數(shù)據(jù)通路相互之間相差非常小的通路長(zhǎng)度。隨著通路長(zhǎng)度、數(shù)據(jù)傳輸速度和/或并行 通路的數(shù)量增加，已證明時(shí)鐘恢復(fù)和數(shù)據(jù)重構(gòu)將逐漸有問(wèn)題及不可靠。另外，并行總線占用 相當(dāng)?shù)碾娐钒遒Y源。對(duì)前端總線和I/O總線的并行總線速度增加引起的問(wèn)題的現(xiàn)有技術(shù)解決方案在 極大程度上已涉及專有協(xié)議的使用，這些協(xié)議專用于微處理器芯片和芯片組的特定提供 商。例如，由Advanced Micro Devices生產(chǎn)的Athelon 64/FX/0pteron上的先進(jìn)版前端總 線對(duì)于32位寬的并行總線的14400 MB/s的理論帶寬可以接近1GHz的速度運(yùn)行。可惜的 是，這是與趨于采用工業(yè)廣泛標(biāo)準(zhǔn)的一般趨勢(shì)不兼容的專有解決方案，前述標(biāo)準(zhǔn)鼓勵(lì)廠商 開(kāi)發(fā)可與其它廠商的解決方案共同使用的產(chǎn)品以降低新產(chǎn)品推向市場(chǎng)的時(shí)間和成本。因處理器速度和內(nèi)存訪問(wèn)速度之間的差異引起的問(wèn)題眾所周知，并在現(xiàn)有技術(shù)中 已被稱為內(nèi)存間隙或內(nèi)存墻問(wèn)題。例如，參見(jiàn)Cuppa等在1999年11月于University of Maryland Systems & ComputerArchitecture Group Technical Report UMD-SCA-1999-2
"Organizational Design Trade-Offs at the DRAM, Memory Bus andMemory Controller Level Jnitial Results”。內(nèi)存間隙問(wèn)題還與解決大內(nèi)存容量的需要混合。 在現(xiàn)有技術(shù)中采用的一種克服內(nèi)存墻/內(nèi)存間隙問(wèn)題的解決方案是消除處理器和內(nèi)存之 間的并行總線接口并使用串行底板接口而不是并行總線如PCI總線。在處理器和內(nèi)存之間建立標(biāo)準(zhǔn)化串行底板接口的一個(gè)早期嘗試為可擴(kuò)展一致性 接口(SCI)。參見(jiàn) Gustavson，D.和 Li，Q.在 1996 年 8 月于 IEEE Communications 上發(fā)表 的"The Scalable Coherent Interface (SCI) ”?？上У氖?，該提議未被廣泛采用。最近，芯片制造商已開(kāi)發(fā)多種處理器和內(nèi)存之間的專有高速串行接口，如AMD HyperTransport和Intel 全緩沖Dimm(FB DIMM)。其它備選方案已按串行芯片間接口的形 式提出，如 Trynosky 在"SerialBackplane Interface to a Shared Memory，，中所述，申請(qǐng) 附注2004 年 11 月 30 日，Virtex-II Pro FPGA Family, XILINX ；或者如 SummitComputer Systems, Inc.的 Davis 在 2004 年 9 月 19 日的 ‘‘The MemoryChannel，，中描述的多個(gè)單字 節(jié)串行處理器-內(nèi)存接口的形式。在計(jì)算架構(gòu)中的部件之間從并行到串行接口的遷移不只是處理器/內(nèi)存接口才 這樣。對(duì)于包括底板在內(nèi)的幾乎所有1/0通信通道，串行接口已成為標(biāo)準(zhǔn)接口。高級(jí)交換 互連(ASI)交換結(jié)構(gòu)利用層次及多個(gè)高速時(shí)鐘控制的串行數(shù)據(jù)通道或?qū)Ｓ蟹纸M交換DMA技術(shù)，例如美國(guó)專利6，766，383所述。工業(yè)標(biāo)準(zhǔn)I/O協(xié)議，如Infiniband、光纖通道和吉比特 以太網(wǎng)，可以接近幾吉比特每秒以上的速率傳送I/O通信。在串行I/O協(xié)議的速度理論上可接近處理器/內(nèi)存接口所需要的速度的同時(shí)，與 串行I/O協(xié)議相關(guān)聯(lián)的通信開(kāi)銷已免去了考慮使用串行I/O協(xié)議作為處理器/內(nèi)存接口的 基礎(chǔ)的任何嚴(yán)肅努力。串行I/O通信協(xié)議通常具有更大的分組和地址大小，這樣的大小很 適于訪問(wèn)磁盤上保存的大量數(shù)據(jù)或在網(wǎng)絡(luò)上訪問(wèn)大量數(shù)據(jù)。更大的分組和地址大小導(dǎo)致通 信開(kāi)銷懲罰增加。處理器/內(nèi)存接口傳統(tǒng)上已要求對(duì)單一地址位置在處理器和內(nèi)存之間傳 輸數(shù)據(jù)的能力，I/O傳輸和協(xié)議的開(kāi)銷要求已被看作十分過(guò)分的行為。此外，有許多傳輸阻 塞和內(nèi)存爭(zhēng)用顧慮，相較處理器-內(nèi)存接口，對(duì)I/O通信更需要解決這些顧慮。已提出一些對(duì)底板連接使用串行I/O接口協(xié)議而不是并行總線互連技術(shù)的備選 方案。美國(guó)公開(kāi)申請(qǐng)20050091304公開(kāi)了電信入口的控制系統(tǒng)，其包括具有以太網(wǎng)底板和 平臺(tái)管理總線的模塊化底架，該底架宿留至少一應(yīng)用模塊、至少一功能模塊和入口執(zhí)行器。 在該專利申請(qǐng)中，相比于傳統(tǒng)并行總線連接如PCI總線，lOOOBaseT (吉比特以太網(wǎng))底板提 供分組交換的網(wǎng)絡(luò)，其中每一連接的模塊用作網(wǎng)絡(luò)上的單個(gè)節(jié)點(diǎn)。美國(guó)公開(kāi)申請(qǐng)20060123021公開(kāi)了電子設(shè)備的層次封裝方案，其利用高級(jí)夾層卡 (AMC)中的子板的高級(jí)電信計(jì)算架構(gòu)(TCA)方案，子板與基于層次分組的互連結(jié)構(gòu)如以太 網(wǎng)、RapidIO、高速PCI或Inf iniband互連。在該方案中，每一局部方塊中的AMC由在局部 方塊內(nèi)進(jìn)行連接的第一慢速接口如吉比特以太網(wǎng)按層次結(jié)構(gòu)進(jìn)行連接及由第二高速接口 如10G以太網(wǎng)在方塊之間進(jìn)行連接。以太網(wǎng)交換的底板架構(gòu)在潛伏時(shí)間、流控制、擁塞管理和服務(wù)質(zhì)量方面的問(wèn)題 眾所周知，并在 Lee 于 2005 年冬季的 Embedded IntelSolutions 的"Computation and Communication Systems Need AdvancedSwitching，，中描述。這些問(wèn)題已妨礙在處理器和 內(nèi)存之間采用串行1/0通信協(xié)議，盡管這樣的串行1/0協(xié)議正在較小物理尺寸的電路板或 計(jì)算機(jī)或具有多個(gè)由底板互連的卡/刀片的通信機(jī)架或機(jī)柜中使用。相反，增加單個(gè)芯片 的容量及每一服務(wù)器刀片的物理尺寸已成為趨勢(shì)，以在單一芯片或電路板上容納更多的處 理器和內(nèi)存，從而減少必須以底板作為媒介的處理器和內(nèi)存互連的需要。隨著處理器速度、內(nèi)存速度和網(wǎng)絡(luò)速度繼續(xù)增加，及隨著外部1/0逐漸能夠以超 過(guò)吉比特速度的速率傳送數(shù)據(jù)，目前的用于將子系統(tǒng)安排在計(jì)算和通信架構(gòu)內(nèi)的架構(gòu)不再 有效。在芯片中具有多個(gè)處理器內(nèi)核時(shí)，如Von Newman和Harvard架構(gòu)的內(nèi)存訪問(wèn)問(wèn)題進(jìn) 一步加劇處理器和內(nèi)存互連技術(shù)。因此，需要不受當(dāng)前架構(gòu)限制約束并可提供與工業(yè)配置 標(biāo)準(zhǔn)兼容的解決方案的計(jì)算和通信芯片架構(gòu)，所述解決方案可升級(jí)以與下一代計(jì)算機(jī)和通 信設(shè)備的集中計(jì)算環(huán)境的速度、容量和處理內(nèi)核要求匹配。

發(fā)明內(nèi)容
本發(fā)明致力于計(jì)算和通信芯片架構(gòu)，其中處理器和內(nèi)存芯片的片外接口實(shí)施為作 為半導(dǎo)體封裝中的每一芯片的一部分的高速分組交換串行接口。在一實(shí)施例中，高速分組 交換串行接口為由與芯片封裝內(nèi)的至少一處理器內(nèi)核共處一處的分組處理器實(shí)施的吉比 特以太網(wǎng)接口。串行接口配置成傳輸數(shù)據(jù)、地址和控制信息，及要求使用串行分組協(xié)議從外 部?jī)?nèi)存器件如系統(tǒng)主內(nèi)存讀取數(shù)據(jù)和將數(shù)據(jù)寫到外部?jī)?nèi)存器件。至少一處理器和外部?jī)?nèi)存器件之間的通信可由至少一網(wǎng)橋器件和交換器件(可選)傳遞，所述網(wǎng)橋器件能夠在多個(gè) 串行化協(xié)議之間進(jìn)行翻譯，所述交換器件適于傳遞片內(nèi)實(shí)體如處理器內(nèi)核、高速緩存和分 組處理器之間的通信及片內(nèi)實(shí)體和片外器件如系統(tǒng)主內(nèi)存之間的通信。在示例性實(shí)施例中，分組處理器實(shí)施成集成為芯片的一部分的運(yùn)行中可編程位流 協(xié)議處理器。在一實(shí)施例中，具有高速緩存的處理器芯片可經(jīng)組合為微處理器芯片的一部 分的位流協(xié)議處理器連接到系統(tǒng)或主內(nèi)存芯片組。在一實(shí)施例中，處理器串行接口可以是 10吉比特以太網(wǎng)接口。在這些實(shí)施例中，協(xié)議處理器將內(nèi)存地址和控制信息如讀、寫、相繼 字節(jié)的數(shù)量等封裝為以太網(wǎng)分組以在位于同一芯片上、同一母板上或不同電路卡上的處理 器和內(nèi)存芯片之間進(jìn)行通信。在一實(shí)施例中，通過(guò)使用增強(qiáng)的以太網(wǎng)協(xié)議進(jìn)一步減少以太 網(wǎng)協(xié)議的通信開(kāi)銷，增強(qiáng)的以太網(wǎng)協(xié)議在約束鄰域內(nèi)具有變短的數(shù)據(jù)幀；和/或通過(guò)使用 位流交換器進(jìn)一步減少，其中可在包括計(jì)算和通信架構(gòu)的元件之間建立直接連接通路。上面對(duì)本發(fā)明的不同實(shí)施例的概述并不意于描述每一所說(shuō)明的實(shí)施例或本發(fā)明 的每一實(shí)施方式。下面詳細(xì)描述中的附圖將更具體地例證這些實(shí)施例。


通過(guò)考慮下面結(jié)合附圖對(duì)本發(fā)明的各個(gè)實(shí)施例進(jìn)行的詳細(xì)描述可更完整地理解 本發(fā)明，其中圖1A、1B、1C、1D和1E示出了現(xiàn)有技術(shù)處理器芯片組架構(gòu)的前端總線布置的不同結(jié)構(gòu)。圖2A示出了根據(jù)本發(fā)明一方面的芯片架構(gòu)，其中處理器芯片封裝經(jīng)從基于分組 處理器的并行總線到位于芯片上的串行接口轉(zhuǎn)換器的至少一串行線路外部通信。圖2B為根據(jù)本發(fā)明一實(shí)施例的多內(nèi)核處理器芯片封裝的框圖表示，其經(jīng)從交換 器和并行總線延伸到位于芯片封裝內(nèi)的串行接口模塊的至少一可編程串行互連通信上連 接到芯片外部的器件。圖2C為根據(jù)本發(fā)明一實(shí)施例的多內(nèi)核處理器芯片封裝的框圖表示，其經(jīng)從位于 封裝內(nèi)并適于用作組合交換器和并行總線的模塊延伸到串行接口的至少一串行線路通信 上連接到芯片外部的器件。圖2D為基于分組處理器的以太網(wǎng)網(wǎng)橋的框圖表示，其提供協(xié)議翻譯并用作處理 器芯片中以統(tǒng)一計(jì)算、底板和網(wǎng)絡(luò)架構(gòu)為特征的“南橋”。圖3A為根據(jù)本發(fā)明一實(shí)施例的基于分組處理器的并行總線_串行接口轉(zhuǎn)換器的 詳細(xì)框圖，其在系統(tǒng)中的產(chǎn)生和消費(fèi)節(jié)點(diǎn)的通信之間的以太網(wǎng)中組合基于權(quán)標(biāo)的點(diǎn)對(duì)點(diǎn)通
fn °圖3B為根據(jù)本發(fā)明一實(shí)施例的基于分組處理器的并行總線到串行接口的詳細(xì)框 圖，其基于預(yù)定串行分組協(xié)議在并行總線通信和串行分組通信之間轉(zhuǎn)換。圖3C為基于分組處理器的并行總線_串行接口轉(zhuǎn)換器的示意性表示，其中來(lái)自轉(zhuǎn) 換器的串行分組協(xié)議輸出可編程。圖4示出了本發(fā)明的實(shí)施例組合到三維芯片架構(gòu)內(nèi)。圖5A為根據(jù)本發(fā)明一實(shí)施例的包含單一處理器“內(nèi)核”的處理器芯片封裝的框 圖，其經(jīng)至少一串行線路外部通信。
圖5B為包含多個(gè)處理器“內(nèi)核”的處理器芯片封裝的框圖，每一內(nèi)核放置成與外 部交換器上的端口串行通信，外部交換器進(jìn)而與芯片封裝外部的器件通信。圖5C為包含多個(gè)處理器“內(nèi)核”的處理器芯片封裝的框圖，每一內(nèi)核與包含在 芯片封裝內(nèi)并放置成經(jīng)至少一串行線路與芯片封裝外部的器件串行通信的多端口并行總 線-串行接口轉(zhuǎn)換器通信。在本發(fā)明順從各種修改和備選形式的同時(shí)，其特征已在附圖中作為例子展示并將 進(jìn)行詳細(xì)描述。然而，應(yīng)當(dāng)理解，本發(fā)明不限于所述的具體實(shí)施例。相反，本發(fā)明覆蓋落在 所附權(quán)利要求確定的發(fā)明精神和范圍內(nèi)的所有修改、等效方案和備選方案。
具體實(shí)施例方式圖1A、1B、1C、1D和1E示出了現(xiàn)有技術(shù)處理器芯片組架構(gòu)的前端總線(也稱“通 道”)方案的各種構(gòu)型。在這些構(gòu)型的每一個(gè)中，在處理器芯片15和一個(gè)或多個(gè)支持芯片 20之間使用時(shí)鐘控制總線接口 10，用于在計(jì)算機(jī)架構(gòu)5的各個(gè)元件之間發(fā)送數(shù)據(jù)和指令。傳統(tǒng)的架構(gòu)以通道(也稱為前端總線(FSB))、處理器側(cè)總線、內(nèi)存總線、數(shù)據(jù)總線 或系統(tǒng)總線為特征，例如，CPU基于這些總線與母板芯片組如北橋和南橋控制器通信，如圖 1D中所示。北橋25經(jīng)FSB將CPU15互連到RAM內(nèi)存30。北橋還經(jīng)高速通道如AGP和高速 PCI連接外設(shè)如圖形卡35。南橋控制器40經(jīng)運(yùn)行通信協(xié)議如以太網(wǎng)和高速PCI的其它通 道處理1/0，包括硬盤驅(qū)動(dòng)器、USB、串行和并行端口、及外部存儲(chǔ)裝置。目前，大多數(shù)前端總線(FSB)不能傳送設(shè)計(jì)成符合現(xiàn)代工業(yè)廣泛標(biāo)準(zhǔn)的電信及計(jì) 算應(yīng)用所需要的性能。例如，PICMG 高級(jí)夾層卡(AMC)規(guī)約定義了廣大下一代高速夾 層卡的基本要求。例如，AMC卡互連指定為12. 5Gbps每差別對(duì)。Xilinx在8Gbps運(yùn)行，及 Fujitsu提供10吉比特以太網(wǎng)交換器。作為比較，Intel Itanium 2處理器前端總線(FSB) 速度約為667MHz，AMD Opteron (TM)前端總線頻率約為1. 4-2. 8GHz ；及Intel集線器架構(gòu) (IHA)，其用內(nèi)存控制器和I/O控制器代替北橋和南橋控制器，以CPU和內(nèi)存控制器之間的 系統(tǒng)總線為特征，即使雙RDRAM通過(guò)內(nèi)存控制器集線器(MCH)25運(yùn)行，該系統(tǒng)總線也能以 400GHz的速度運(yùn)行，以傳送3. 2GB/s的內(nèi)存帶寬，如圖1D中所示。圖1E示出了本領(lǐng)域已知 的基于IHA的多處理器架構(gòu)。本領(lǐng)域的技術(shù)人員將意識(shí)到，基于FSB及通過(guò)圖1E的內(nèi)存控制器集線器45的通 信引起RAM內(nèi)存讀操作中的潛伏時(shí)間。此外，RAM內(nèi)存訪問(wèn)和I/O共享FSB帶寬，這可進(jìn)一 步使FSB的性能降級(jí)。顯然，設(shè)計(jì)成符合上述工業(yè)規(guī)約的電信及高性能計(jì)算應(yīng)用需要比上 述互連的性能極限更快并能夠在大量工業(yè)標(biāo)準(zhǔn)協(xié)議如以太網(wǎng)和高速PCI下運(yùn)行的架構(gòu)。參考圖2A-2C，示出了根據(jù)本發(fā)明主要實(shí)施例的多核處理器架構(gòu)50。所示多核處 理器架構(gòu)50的一個(gè)方面采取單一物理封裝55的形式(也稱為“處理器芯片封裝”)，其被 接收在單一處理器插座內(nèi)(未示出)。該單一物理封裝55包括多個(gè)執(zhí)行內(nèi)核(或者，計(jì)算 引擎或處理引擎)60，但外部操作系統(tǒng)將所述封裝看作單一處理器。在一實(shí)施例中，內(nèi)核60 的插針可與現(xiàn)有處理器插座兼容。每一執(zhí)行內(nèi)核60包括其自己的處理器專用功能塊如高 速緩存、運(yùn)算邏輯部件(ALU)、優(yōu)先中斷控制器、架構(gòu)寄存器、流水線預(yù)測(cè)機(jī)構(gòu)、及指令集，如 圖5A-5C中所示。每一執(zhí)行內(nèi)核能夠在外部操作系統(tǒng)的導(dǎo)控下獨(dú)立執(zhí)行程序指令和多個(gè)線 程。在相關(guān)實(shí)施例中，內(nèi)核可與封裝中的其余內(nèi)核協(xié)作執(zhí)行內(nèi)部和/或外部指令，操作系統(tǒng)可在每一內(nèi)核提供的服務(wù)之間進(jìn)行區(qū)分，及內(nèi)核可訪問(wèn)共享資源如高速緩存和外部系統(tǒng)內(nèi) 存70，如圖2A和2C中所示。在其它實(shí)施例中，操作系統(tǒng)能夠支持多個(gè)內(nèi)核之間的并行執(zhí) 行，每一內(nèi)核或內(nèi)核的各個(gè)組合可由操作系統(tǒng)看作分開(kāi)的并行處理單元。應(yīng)意識(shí)到，本發(fā)明不受可駐留在單一物理封裝55內(nèi)的任何特定內(nèi)核或內(nèi)核數(shù)量 限制。具體地，執(zhí)行內(nèi)核可以是下述之一或多個(gè)內(nèi)核在Intel的90納米奔騰D和奔騰超 級(jí)版840中使用的Smithfield內(nèi)核，在Intel的65納米奔騰超級(jí)版955處理器中使用的 Presler內(nèi)核、AMD的90納米埃及和丹麥內(nèi)核。在本發(fā)明范圍內(nèi)也可使用其它內(nèi)核。本發(fā)明的重要特征在于處理器55和系統(tǒng)器件80之間的數(shù)據(jù)通信經(jīng)至少一串行互 連90進(jìn)行，在至少一實(shí)施例中，其由與交換器架構(gòu)105通信的網(wǎng)橋架構(gòu)100傳遞，如圖5C 中所示。交換器架構(gòu)5C是網(wǎng)關(guān)，系統(tǒng)中的其余器件80和處理器經(jīng)網(wǎng)關(guān)進(jìn)行通信。在一實(shí) 施例中，網(wǎng)橋架構(gòu)100及交換器架構(gòu)105(或統(tǒng)稱為“并行總線-串行接口轉(zhuǎn)換器”)位于 集成結(jié)構(gòu)中的處理器芯片上，如圖2C中所示。在這些情形下，網(wǎng)橋架構(gòu)和交換器架構(gòu)中的 一個(gè)或多個(gè)可按芯片上的另外的內(nèi)核的形式實(shí)施。處理器芯片構(gòu)型的示例性實(shí)施例如圖 5A-5C中所示。在另一構(gòu)型中，交換器可位于芯片之外，如圖2A、2B、5A和5B中所示。本領(lǐng) 域技術(shù)人員將容易意識(shí)到，網(wǎng)橋架構(gòu)和交換器架構(gòu)的所有這樣的構(gòu)型均包括在本發(fā)明范圍 之內(nèi)。必須強(qiáng)調(diào)的是，盡管上述實(shí)施例針對(duì)多核架構(gòu)進(jìn)行描述，但所公開(kāi)的發(fā)明可同樣應(yīng)用 于處理器封裝僅包括一個(gè)內(nèi)核(單一處理器)的情形及同樣應(yīng)用于網(wǎng)橋架構(gòu)和交換器架構(gòu) 為單一模塊的情形，如圖2C和5C中所示的并行總線_串行接口轉(zhuǎn)換器120。在一實(shí)施例中，網(wǎng)橋架構(gòu)使用如圖3A-3C中所示的分組處理器架構(gòu)實(shí)施。圖3B為 根據(jù)本發(fā)明的典型分組處理器的具體實(shí)施例。在并行總線150上從處理器傳輸?shù)耐ㄐ?，?與由示例性處理器芯片封裝55中的處理器內(nèi)核60發(fā)給外部系統(tǒng)內(nèi)存的“寫”命令有關(guān)的數(shù) 據(jù)、地址和控制信息，由分組處理器部分180處理以產(chǎn)生經(jīng)一個(gè)或多個(gè)串行線路90傳輸?shù)?芯片封裝55外面的串行分組通信155 (165)。從芯片封裝55外面接收的串行通信160 (170) 由分組處理器部分188處理為在并行總線150上傳給處理器的并行通信，如圖3A和3B中 所示。應(yīng)意識(shí)到，串行-并行變換可應(yīng)用于芯片封裝、處理器內(nèi)核和包括本發(fā)明范圍內(nèi)的其 它芯片封裝和I/O裝置的外部裝置內(nèi)的處理器內(nèi)核之間的通信。圖3A和3B的功能塊可根 據(jù)位流處理器(BSP)架構(gòu)進(jìn)行調(diào)整，如圖3C中所示。位流處理器為使用高性能流水線分組 交換架構(gòu)的運(yùn)行中可編程集成分組處理器、安全引擎和流量管理器。位流處理器可物理上 實(shí)施為另外的“內(nèi)核”，與處理器芯片或獨(dú)立芯片上的其它邏輯器件集成，同時(shí)保持在本發(fā) 明的范圍之內(nèi)。在本發(fā)明的一實(shí)施例中，位流處理器使用可編程流水線架構(gòu)執(zhí)行正向和反向橋接 功能，其提供高度適應(yīng)遺留、現(xiàn)有和新興插件板級(jí)和網(wǎng)絡(luò)級(jí)數(shù)據(jù)通信/信令協(xié)議的靈活性。 流水線內(nèi)的每一級(jí)/模塊具有使任何有關(guān)信息可用于隨后的模塊的特定功能或責(zé)任。由 此，每一級(jí)的架構(gòu)不同并被優(yōu)化以處理給定功能。每一級(jí)可在逐一分組的基礎(chǔ)上動(dòng)態(tài)編程， 同時(shí)處理器內(nèi)核通過(guò)在并行通信鏈路上一次發(fā)送幾個(gè)比特進(jìn)行數(shù)據(jù)/指令傳輸。核內(nèi)數(shù)據(jù) /指令使用表征廠商專用CPU架構(gòu)的處理器內(nèi)核及相關(guān)系統(tǒng)總線固有的信令，如與Intel的 前端總線、AMD的基于超傳輸技術(shù)的互連協(xié)議或其它專有/非專有總線協(xié)議兼容的信令。位 流處理器在處理器內(nèi)協(xié)議和一組插件板級(jí)或網(wǎng)絡(luò)級(jí)串行通信協(xié)議之一之間橋接。從網(wǎng)橋傳 給處理器的上行信息被并行化、格式化和時(shí)鐘控制，使得它們代表處理器內(nèi)核使用的固有
9信令。來(lái)自內(nèi)核的響應(yīng)(即下行信息傳輸如內(nèi)存請(qǐng)求或其它系統(tǒng)請(qǐng)求)由位流處理器串行 化并分組。在一實(shí)施例中，處理分組的位流處理器采取2006年8月23日申請(qǐng)的、題為 "Omni-Protocol Engine for Reconfigurable Bit-StreamProcessing in High-Speed Networks"的美國(guó)專利申請(qǐng)11/466，367中詳細(xì)描述的形式，其公開(kāi)內(nèi)容通過(guò)引用組合 于此。位流處理器的分組處理使得分組被橋接到所希望的插件板級(jí)或網(wǎng)絡(luò)級(jí)協(xié)議/總 線架構(gòu)并轉(zhuǎn)發(fā)給交換器架構(gòu)。示例性的協(xié)議包括但不限于高速PCI、10吉比特以太網(wǎng)、 Infiniband、先進(jìn)交換、RapidIO、SPI 4. 2、XAUI和串行1/0。其它協(xié)議也可有利地使用而 不限制本發(fā)明的范圍。如圖5A和5B中所示的本發(fā)明的備選實(shí)施例預(yù)見(jiàn)處理器和網(wǎng)橋的布置，其中分組 處理器使能經(jīng)一個(gè)或多個(gè)處理器插針?biāo)ǖ姆珠_(kāi)的端口對(duì)多個(gè)協(xié)議中的每一協(xié)議進(jìn)行 片內(nèi)連接。每一端口配置成根據(jù)特殊預(yù)定協(xié)議向處理器提供串行輸入/輸出。在另一有關(guān)實(shí)施例中，位流處理器可編程以使基于軟件的協(xié)議編程表征任何特定 串行互連或端口處的通信。每一內(nèi)核可被使得應(yīng)用程序?qū)Ｓ?，例如電信的分組處理、游戲的 圖形引擎功能、及高性能計(jì)算的并行計(jì)算。位流處理器可被編程以將與特定內(nèi)核相關(guān)聯(lián)的 所有流量分配給指定端口。在本發(fā)明的另一實(shí)施例中，前述端口可連接到高級(jí)夾層卡(AMC) 模塊并對(duì)該模塊提供可適用的處理器支持或在基于AdvancedTCA (ATCA)的開(kāi)放模塊 化系統(tǒng)架構(gòu)中提供所有或部分模塊管理控制器(MMC)功能。再次參考圖2C，示出了本發(fā)明另一特征的框圖表示。如圖2C中所示，基于分組處 理器的網(wǎng)橋架構(gòu)經(jīng)串行互連連接到交換器架構(gòu)。交換器架構(gòu)是非閉塞交換器，其在多個(gè)器 件和處理器之間提供直通交換模式的串行、高速、點(diǎn)對(duì)點(diǎn)連接。交換器架構(gòu)可通過(guò)商用交換 器實(shí)施，例如，DSS networks生產(chǎn)的GigPCI-Express交換器，6468型8端口吉比特以太網(wǎng) 交換器，或Fujitsu Microelectronics America生產(chǎn)的MB8AA3020 20端口、lOGbps 以太網(wǎng) (10GbE)交換器 IC。在圖5B和5C中，示出了本發(fā)明的以太PC的具有雙核的多核實(shí)施例，其中內(nèi)核之 一專用于通信應(yīng)用。在該所示多核實(shí)施例中，有分開(kāi)的程序空間和數(shù)據(jù)空間。內(nèi)核可通過(guò) 在兩個(gè)空間之間切換而訪問(wèn)任何空間。給1/0的數(shù)據(jù)被交換。交換器使源自執(zhí)行內(nèi)核的內(nèi) 存請(qǐng)求能被交換到一個(gè)或多個(gè)外部?jī)?nèi)存資源，從而克服傳統(tǒng)架構(gòu)中的固有內(nèi)存帶寬限制， 其中內(nèi)存請(qǐng)求從單一系統(tǒng)內(nèi)存資源來(lái)回橫過(guò)單一數(shù)據(jù)通信總線。本發(fā)明的另一實(shí)施例預(yù)見(jiàn)了使用分組處理器的交換架構(gòu)實(shí)施，如圖2C和5C中所 示。該實(shí)施例的特征之一是位于處理器芯片上并能夠提供上述服務(wù)的組合網(wǎng)橋-交換器架 構(gòu)。另一實(shí)施例預(yù)見(jiàn)了將2007年7月25日申請(qǐng)的、題為‘‘Telecommunication and Computing Platforms with Serial PacketSwitched Integrated Memory Access Technology"的美國(guó)申請(qǐng)11/828，329 (其公開(kāi)內(nèi)容通過(guò)引用組合于此)中公開(kāi)的架構(gòu)集成
為單一芯片/處理器封裝。在圖3A中所示的實(shí)施例中，分組協(xié)議處理器允許線路速度QoS分組交換，其用于 在系統(tǒng)的處理器和器件之間的以太網(wǎng)中實(shí)現(xiàn)基于簡(jiǎn)單權(quán)標(biāo)的通信，所述系統(tǒng)在2007年8月 13 日申請(qǐng)的、題為 ‘‘EnhancedEthernet Protocol for Shortened Data Frames Within aConstrainedNeighborhood Based on Unique ID，，的美國(guó)申請(qǐng) 11/838，198 中提出，該申請(qǐng) 的公開(kāi)內(nèi)容通過(guò)引用組合于此。在該實(shí)施例中，網(wǎng)橋_交換器架構(gòu)上的分組通信還專用于 系統(tǒng)中的持續(xù)加速、點(diǎn)對(duì)點(diǎn)通信。每一分組被提供源地址(SA)和目的地地址(DA)及E型 如VLAN標(biāo)志以用于在通信鏈路上的端點(diǎn)之間協(xié)商唯一的權(quán)標(biāo)。例如，E型擴(kuò)展可以是請(qǐng)求 唯一 ID或權(quán)標(biāo)授權(quán)的請(qǐng)求、使用授權(quán)權(quán)標(biāo)的數(shù)據(jù)通信及請(qǐng)求停止使用權(quán)標(biāo)的請(qǐng)求。一旦權(quán) 標(biāo)已被授權(quán)，SA和DA字段連同E型一起使用以短期通過(guò)。這還可擴(kuò)展到包括用于STA和 SAS的大數(shù)據(jù)塊。在其它實(shí)施例中，一旦在端點(diǎn)和連接這些端點(diǎn)的中間節(jié)點(diǎn)之間協(xié)商唯一 ID，固定的幀大小用于在傳輸固定幀時(shí)賦予鏈路可預(yù)測(cè)的性能并因而滿足各種潛伏時(shí)間要 求。例如，SA/DA對(duì)可用于12字節(jié)的數(shù)據(jù)、2個(gè)E型字節(jié)及2字節(jié)標(biāo)志。伴隨多個(gè)擴(kuò)展內(nèi)存的實(shí)施方式之一是多個(gè)高速緩存。在一實(shí)施例中，處理器卡被 提供兩個(gè)可交換高速緩存(與線程的兩個(gè)寄存器文件類似)。在高速緩存差錯(cuò)時(shí)，處理器從 第一高速緩存切換到第二高速緩存以開(kāi)始處理與第二情形相關(guān)聯(lián)的第二程序線程。在另一 實(shí)施例中，可以每一擴(kuò)展內(nèi)存有一個(gè)高速緩存。在一實(shí)施例中，控制作為擴(kuò)展以太網(wǎng)協(xié)議的一部分提供。如果一個(gè)以上處理器請(qǐng) 求同一內(nèi)存塊，這也可“添加”到CPU等待周期。在某種意義上其為潛伏時(shí)間的，因?yàn)樘幚?器和預(yù)定執(zhí)行的指令不能在隨數(shù)據(jù)位置變化的潛伏時(shí)間(訪問(wèn)和傳輸速度)和基于并發(fā)性 控制的數(shù)據(jù)訪問(wèn)“間隙”之間進(jìn)行區(qū)分，除非數(shù)據(jù)鏡像同時(shí)訪問(wèn)不是瞬時(shí)訪問(wèn)。在另一實(shí)施例中，圖2A和2C中所示的內(nèi)存模塊包括四個(gè)通道全緩沖雙內(nèi)聯(lián)內(nèi)存 模塊(FB-DIMM)。FB-DIMM內(nèi)存使用通過(guò)每一內(nèi)存模塊的雙向串行內(nèi)存總線。FB-DIMM按分 組傳輸內(nèi)存數(shù)據(jù)，由內(nèi)置在每一 FB-DIMM模塊中的AMB(高級(jí)內(nèi)存緩沖器)芯片精確控制。 在本發(fā)明的一實(shí)施例中，四個(gè)通道FB-DMM連接到40G線路并端接到FB-DMM巷道。AMB是 10巷道串行南界和14巷道串行北界。按照?qǐng)D2C的AMC卡，AMB配置成具有少于5Gbps的 總帶寬的16巷道結(jié)構(gòu)，帶寬來(lái)自圖4A的內(nèi)存控制器。使用商用芯片，例如可提供10G每巷 it白勺MiS白勺 Fujitsu Axel X ( S FujitsuMicroelectronics America ), fr^Jg^cnjil 過(guò)使用單一 10G巷道滿足。超出5Gbps的另外的帶寬使用多個(gè)AMC或多個(gè)巷道提供。應(yīng)意 識(shí)到，在DRAM端有串行化和解串行化及在處理器側(cè)有串行化和解串行化。交換器的潛伏時(shí) 間懲罰及串行化和解串行化方法中由于串行化/解串行化引起的任何開(kāi)銷可按后續(xù)段落 中提出的方式克服。在一實(shí)施例中，以太網(wǎng)交換結(jié)構(gòu)內(nèi)的潛伏時(shí)間和爭(zhēng)用/并發(fā)問(wèn)題在“所包含的網(wǎng) 絡(luò)”內(nèi)解決。通過(guò)“充分包含的網(wǎng)絡(luò)”(如在此所述的封裝布置)的確定性潛伏時(shí)間(可容 忍極限抖動(dòng))確實(shí)可能。交換優(yōu)先級(jí)、專用端口(專用內(nèi)存端口的偽端口)、這些端口之間 基于唯一 ID的通信、及在先前指明的、題為“Enhanced Ethernet Protocol forShortened Data Frames Within a Constrained Neighborhood Based onUnique ID，，的申請(qǐng)中公開(kāi)的 其它技術(shù)有利地用于克服潛伏時(shí)間和爭(zhēng)用/并發(fā)有關(guān)的問(wèn)題。在另一實(shí)施例中，本發(fā)明可適于經(jīng)交換以太網(wǎng)結(jié)構(gòu)支持處理器與處理器互連的網(wǎng) 格架構(gòu)。在一實(shí)施例中，N-1連接被使得連接到每一節(jié)點(diǎn)，每一節(jié)點(diǎn)具有2個(gè)到所有其它節(jié) 點(diǎn)的連接。在其它實(shí)施例中，多個(gè)以太網(wǎng)端口 /卡、多個(gè)端口 /交換器和多個(gè)交換器/封裝 方案的不同組合用于每節(jié)點(diǎn)連接的各種組合。在另一實(shí)施例中，位流協(xié)議處理器使能優(yōu)先化交換。結(jié)合先前段落中的模塊化及可升級(jí)三維芯片架構(gòu)，本發(fā)明使能產(chǎn)生N層層次的多個(gè)處理器，其中N既隨硬件而變化又可 通過(guò)改變賦予位流協(xié)議處理器居間的結(jié)構(gòu)中的不同處理器子集的優(yōu)先化而進(jìn)行動(dòng)態(tài)選擇。 該實(shí)施例使芯片架構(gòu)能配置成共享內(nèi)存型機(jī)器及消息通過(guò)型多處理器機(jī)器?；蛘?，根據(jù)本 發(fā)明一實(shí)施例的架構(gòu)可構(gòu)造為服務(wù)器、存儲(chǔ)域網(wǎng)絡(luò)控制器、基于網(wǎng)格計(jì)算的模型中的高性 能網(wǎng)絡(luò)節(jié)點(diǎn)、或電信網(wǎng)絡(luò)中的交換器/路由器。應(yīng)意識(shí)到，當(dāng)需要時(shí)，同樣的基本機(jī)器可被 編程或人工改變?yōu)橐粋€(gè)或多個(gè)前述專用機(jī)器。最后，在本發(fā)明已參考某些實(shí)施例進(jìn)行描述的同時(shí)，本領(lǐng)域技術(shù)人員應(yīng)意識(shí)到，他 們可容易地使用所公開(kāi)的概念和具體實(shí)施例作為設(shè)計(jì)或修改其它結(jié)構(gòu)的基礎(chǔ)以實(shí)現(xiàn)與本 發(fā)明相同的目的而不背離所附權(quán)利要求確定的本發(fā)明的精神和范圍。為解釋本發(fā)明權(quán)利要求的目的，很清楚的是，35 U.S.C.的112部分、第六段的規(guī) 定不適用，除非在主題權(quán)利要求中列舉特定術(shù)語(yǔ)“......的裝置”或“......的步驟”。
1權(quán)利要求
實(shí)施集成電路的計(jì)算和通信芯片架構(gòu)的裝備，包括至少一處理器內(nèi)核；及與至少一處理器內(nèi)核中的每一處理器內(nèi)核唯一關(guān)聯(lián)的至少一分組處理器，所述至少一分組處理器適于提供到所述至少一處理器內(nèi)核的高速分組交換串行接口；其中所述至少一處理器內(nèi)核和所述至少一分組處理器共處于具有至少一外部端口的半導(dǎo)體芯片封裝上，基于所述外部端口可訪問(wèn)所述高速分組交換串行接口；使得所述高速分組交換串行接口使用串行分組協(xié)議傳輸從外部?jī)?nèi)存器件讀取數(shù)據(jù)和將數(shù)據(jù)寫到外部?jī)?nèi)存器件所需要的數(shù)據(jù)、地址和控制信息，所述外部?jī)?nèi)存器件配置為用于至少一處理器內(nèi)核的系統(tǒng)主內(nèi)存。
2.根據(jù)權(quán)利要求1的裝備，還包括多個(gè)處理器內(nèi)核，每一處理器內(nèi)核具有與其唯一關(guān)聯(lián)的至少一分組處理器；及 用于連接到每一分組處理器的至少一網(wǎng)橋接口，該網(wǎng)橋接口共處于半導(dǎo)體芯片封裝上 并適于在高速分組交換串行接口上通信的多個(gè)串行化協(xié)議之間轉(zhuǎn)換。
3.根據(jù)權(quán)利要求1的裝備，還包括多個(gè)處理器內(nèi)核，每一處理器內(nèi)核具有與其唯一關(guān)聯(lián)的至少一分組處理器；及 用于連接到每一分組處理器和至少一外部端口的至少一交換器接口，該交換器接口共 處于半導(dǎo)體芯片封裝上并適于在分組處理器和至少一外部端口之間傳遞串行分組通信。
4.根據(jù)權(quán)利要求1的裝備，其中所述處理器內(nèi)核還包括經(jīng)為該處理器內(nèi)核關(guān)聯(lián)的至少 一分組處理器訪問(wèn)的高速緩存。
5.根據(jù)權(quán)利要求1的裝備，其中所述分組處理器實(shí)施為運(yùn)行中可編程的位流處理器。
6.根據(jù)權(quán)利要求1的裝備，其中所述高速分組交換串行接口為以太網(wǎng)接口。
7.根據(jù)權(quán)利要求1的裝備，其中除系統(tǒng)主內(nèi)存之外所述高速分組交換串行接口還適于 在其與外部分組交換網(wǎng)絡(luò)之間傳輸數(shù)據(jù)。
8.根據(jù)權(quán)利要求7的裝備，其中所述外部分組交換網(wǎng)絡(luò)為因特網(wǎng)。
9.實(shí)施集成電路的計(jì)算和通信芯片架構(gòu)的方法，包括提供至少一處理器內(nèi)核和至少一分組處理器共處于其上的半導(dǎo)體芯片封裝，所述至少 一分組處理器與所述至少一處理器內(nèi)核中的每一處理器內(nèi)核唯一關(guān)聯(lián)，所述至少一分組處 理器適于提供到所述至少一處理器內(nèi)核的高速分組交換串行接口 ；及其中所述至少一處理器內(nèi)核和所述至少一分組處理器共處于具有至少一外部端口的 半導(dǎo)體芯片封裝上，基于所述外部端口可訪問(wèn)所述高速分組交換串行接口 ；利用所述高速分組交換串行接口使用串行分組協(xié)議傳輸從外部?jī)?nèi)存器件讀取數(shù)據(jù)和 將數(shù)據(jù)寫到外部?jī)?nèi)存器件所需要的數(shù)據(jù)、地址和控制信息，所述外部?jī)?nèi)存器件配置為用于 至少一處理器內(nèi)核的系統(tǒng)主內(nèi)存。
10.根據(jù)權(quán)利要求9的方法，還包括在所述半導(dǎo)體芯片封裝上提供多個(gè)處理器內(nèi)核，每一處理器內(nèi)核具有與其唯一關(guān)聯(lián)的 至少一分組處理器；及提供用于連接到每一分組處理器并共處于半導(dǎo)體芯片封裝上的至少一網(wǎng)橋接口 ；及 利用所述至少一網(wǎng)橋接口在高速分組交換串行接口上通信的多個(gè)串行化協(xié)議之間轉(zhuǎn)
11.根據(jù)權(quán)利要求9的方法，還包括在所述半導(dǎo)體芯片封裝上提供多個(gè)處理器內(nèi)核，每一處理器內(nèi)核具有與其唯一關(guān)聯(lián)的 至少一分組處理器；及提供用于連接到每一分組處理器和至少一外部端口且共處于半導(dǎo)體芯片封裝上的至 少一交換器接口 ；及利用所述至少一交換器接口在分組處理器和至少一外部端口之間傳遞串行分組通信。
12.根據(jù)權(quán)利要求9的方法，還包括在所述半導(dǎo)體芯片封裝上提供用于至少一處理器 內(nèi)核的高速緩存，適于經(jīng)為該處理器內(nèi)核關(guān)聯(lián)的至少一分組處理器對(duì)所述高速緩存進(jìn)行訪 問(wèn)。
13.根據(jù)權(quán)利要求9的方法，其中除系統(tǒng)主內(nèi)存之外所述高速分組交換串行接口還在 其與外部分組交換網(wǎng)絡(luò)之間傳輸數(shù)據(jù)。
14.其上記錄有用于在半導(dǎo)體芯片封裝上實(shí)施集成電路的計(jì)算和通信芯片架構(gòu)的指令 的計(jì)算機(jī)可讀介質(zhì)，包括定義與至少一分組處理器共處于所述半導(dǎo)體芯片封裝上的至少一處理器內(nèi)核的指令， 至少一分組處理器與至少一處理器內(nèi)核中的每一處理器內(nèi)核唯一關(guān)聯(lián)，所述至少一分組處 理器適于提供到所述至少一處理器內(nèi)核的高速分組交換串行接口 ；及定義到所述半導(dǎo)體芯片封裝的至少一外部端口的指令，基于所述外部端口可訪問(wèn)所述 高速分組交換串行接口；使得所述高速分組交換串行接口使用串行分組協(xié)議傳輸從外部?jī)?nèi)存器件讀取數(shù)據(jù)和 將數(shù)據(jù)寫到外部?jī)?nèi)存器件所需要的數(shù)據(jù)、地址和控制信息，所述外部?jī)?nèi)存器件配置為用于 至少一處理器內(nèi)核的系統(tǒng)主內(nèi)存。
15.根據(jù)權(quán)利要求14的計(jì)算機(jī)可讀介質(zhì)，還包括定義所述半導(dǎo)體芯片封裝上的多個(gè)處理器內(nèi)核的指令，每一處理器內(nèi)核具有與其唯一 關(guān)聯(lián)的至少一分組處理器；及定義用于連接到每一分組處理器的至少一網(wǎng)橋接口的指令，所述網(wǎng)橋接口共處于半導(dǎo) 體芯片封裝上并適于在高速分組交換串行接口上通信的多個(gè)串行化協(xié)議之間轉(zhuǎn)換。
16.根據(jù)權(quán)利要求14的計(jì)算機(jī)可讀介質(zhì)，還包括定義所述半導(dǎo)體芯片封裝上的多個(gè)處理器內(nèi)核的指令，每一處理器內(nèi)核具有與其唯一 關(guān)聯(lián)的至少一分組處理器；及定義用于連接到每一分組處理器和至少一外部端口的至少一交換器接口的指令，所述 交換器接口共處于半導(dǎo)體芯片封裝上并適于在分組處理器和至少一外部端口之間傳遞串 行分組通信。
17.根據(jù)權(quán)利要求14的計(jì)算機(jī)可讀介質(zhì)，還包括定義用于至少一處理器內(nèi)核的高速緩 存的指令，所述高速緩存適于經(jīng)為該處理器內(nèi)核關(guān)聯(lián)的至少一分組處理器進(jìn)行訪問(wèn)。
18.根據(jù)權(quán)利要求14的計(jì)算機(jī)可讀介質(zhì)，其中所述半導(dǎo)體芯片封裝為現(xiàn)場(chǎng)可編程門陣 列，及所述指令為適于配置所述現(xiàn)場(chǎng)可編程門陣列的固件。
19.根據(jù)權(quán)利要求14的計(jì)算機(jī)可讀介質(zhì)，其中所述半導(dǎo)體芯片封裝為專用集成電路， 及所述指令為適于配置所述專用集成電路的固件。
全文摘要
本發(fā)明公開(kāi)了計(jì)算和通信芯片架構(gòu)，其中處理器訪問(wèn)內(nèi)存芯片的接口實(shí)施為作為每一芯片的一部分的高速分組交換串行接口。在一實(shí)施例中，所述接口通過(guò)由集成為芯片的一部分的協(xié)議處理器提供的吉比特以太網(wǎng)接口實(shí)現(xiàn)。協(xié)議處理器將內(nèi)存地址和控制信息如讀、寫、相繼字節(jié)的數(shù)量等封裝為以太網(wǎng)分組以在位于同一母板上甚或不同電路卡上的處理器和內(nèi)存芯片之間進(jìn)行通信。在一實(shí)施例中，通過(guò)使用增強(qiáng)的以太網(wǎng)協(xié)議進(jìn)一步減少以太網(wǎng)協(xié)議的通信開(kāi)銷，增強(qiáng)的以太網(wǎng)協(xié)議在約束鄰域內(nèi)具有變短的數(shù)據(jù)幀；和/或通過(guò)使用位流交換器進(jìn)一步減少，其中可在包括計(jì)算和通信架構(gòu)的元件之間建立直接連接通路。
文檔編號(hào)G06F13/20GK101918931SQ200880003869
公開(kāi)日2010年12月15日 申請(qǐng)日期2008年2月4日 優(yōu)先權(quán)日2007年2月2日
發(fā)明者B·斯塔克, V·夏爾馬, W·朱 申請(qǐng)人:普西邁斯特公司