專利名稱：電源切換電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種節(jié)能技術(shù)，且特別是有關(guān)于一種能降低筆記本計(jì)算機(jī)的主板
處于待機(jī)狀態(tài)下所消耗功率的電源切換電路。
背景技術(shù)：
隨著能源危機(jī)漸漸逼近，環(huán)保意識逐漸抬頭，在近幾年中，美國政府已提出了 80Plus及能源之星(Energy Star)等節(jié)能標(biāo)準(zhǔn)，以期望對電子產(chǎn)品的耗能有所規(guī)范。其 中，最新版的能源之星4. 0標(biāo)準(zhǔn)已于2007年7月開始正式生效，且其對于筆記本計(jì)算機(jī) (Notebook)的待機(jī)功率消耗的要求顯得相當(dāng)嚴(yán)苛。 最新版的能源之星4. 0規(guī)定筆記本計(jì)算機(jī)的主板(motherboard)在不支持網(wǎng)絡(luò)喚 醒功能(Wake On Lan， W0L)情況下，當(dāng)筆記本計(jì)算機(jī)處于休眠(hibernation, S4)和關(guān)機(jī) (power off, S5)等待機(jī)狀態(tài)時(shí)，其待機(jī)功率消耗要低于0. 7W。 然而，當(dāng)筆記本計(jì)算機(jī)的直流插座(DC jack)在插入電壓轉(zhuǎn)換器(ad即tor)的狀 況下，由于主板上的電源管理芯片(例如為TPS51120電源管理芯片)仍然會(huì)接收待機(jī)電源 (+VBATR)以持續(xù)產(chǎn)生+3V和+5V的電源軌(power rail)給主板上的芯片使用。如此一來， 該些芯片所耗損的功率將很有可能會(huì)導(dǎo)致筆記本計(jì)算機(jī)處于休眠(S4)和關(guān)機(jī)(S5)狀態(tài)的 待機(jī)功率消耗高于能源之星4. 0所規(guī)定的0. 7W。

發(fā)明內(nèi)容
有鑒于此，本發(fā)明的目的在于提供一種電源切換電路，其可以在筆記本計(jì)算機(jī)的 主板不支持網(wǎng)絡(luò)喚醒功能(W0L)的情況下，致使筆記本計(jì)算機(jī)處于休眠(S4)和關(guān)機(jī)(S5) 狀態(tài)的待機(jī)功率消耗幾近于OW，藉以符合能源之星4. 0的規(guī)定。 本發(fā)明提供一種電源切換電路，其配置于筆記本計(jì)算機(jī)的主板上。所述電源切換 電路的特征在于其包括開機(jī)檢測電路與電源切斷單元。其中，開機(jī)檢測電路用以檢測處于 待機(jī)狀態(tài)下的筆記本計(jì)算機(jī)之電源按鈕是否有被按壓，并據(jù)以輸出開機(jī)狀態(tài)信號。電源切 斷單元耦接開機(jī)檢測電路，用以依據(jù)所述開機(jī)狀態(tài)信號而決定是否切斷所述主板上的所有 電源軌。 在本發(fā)明的一實(shí)施例中，所述開機(jī)檢測電路包括第一 電阻、第二電阻、第一 NM0S 晶體管、第一電容，以及齊納二極管。其中，所述第一電阻與所述第二電阻的一端耦接待機(jī) 電源。所述第一NM0S晶體管的柵極耦接所述電源按鈕與所述第一電阻的另一端，所述第一 NM0S晶體管的漏極耦接所述第二電阻的另一端，而所述第一NMOS晶體管的源極則耦接至 接地電位。 所述第一電容的一端耦接所述第一NMOS晶體管的漏極，而所述第一電容的另一 端則耦接至所述接地電位。所述齊納二極管的陽極端耦接所述接地電位，而所述齊納二極 管的陰極端則耦接所述第一 NM0S晶體管的漏極，并且輸出所述開機(jī)狀態(tài)信號。
在本發(fā)明的一實(shí)施例中，所述電源切斷單元包括PMOS晶體管、第三電阻、第四電阻、第二NMOS晶體管、第五電阻、第二電容、第一二極管、第二二極管，以及第三二極管。其 中，所述PMOS晶體管的源極耦接所述待機(jī)電源，而所述PMOS晶體管的漏極則于所述PMOS 晶體管導(dǎo)通時(shí)輸出所述待機(jī)電源。所述第三電阻的一端耦接所述PMOS晶體管的源極，而所 述第三電阻的另一端則耦接至所述PMOS晶體管的柵極。 所述第四電阻的一端耦接所述PMOS晶體管的柵極。所述第二 NMOS晶體管的漏極 耦接所述第四電阻的另一端，而所述第二NMOS晶體管的源極則耦接至所述接地電位。所述 第五電阻的一端耦接所述第二NMOS晶體管的柵極，而所述第二NMOS晶體管的另一端則耦 接至所述接地電位。所述第二電容的一端耦接所述第二NMOS晶體管的柵極，而所述第二電 容的另一端則耦接至所述接地電位。 所述第一二極管的陽極端用以接收網(wǎng)絡(luò)喚醒信號，而所述第一二極管的陰極端則 耦接至所述第二NMOS晶體管的柵極。所述第二二極管的陽極端用以接收電源維持信號，而 所述第二二極管的陰極端則耦接至所述第二 NMOS晶體管的柵極。所述第三二極管的陽極 端用以接收所述開機(jī)狀態(tài)信號，而所述第三二極管的陰極端則耦接至所述第二 NMOS晶體 管的柵極。 在本發(fā)明的一實(shí)施例中，當(dāng)處于所述待機(jī)狀態(tài)下的筆記本計(jì)算機(jī)的電源按鈕未被 按壓時(shí)，所述電源維持信號與所述開機(jī)狀態(tài)信號皆為低電壓電平。 在本發(fā)明的一實(shí)施例中，當(dāng)處于所述待機(jī)狀態(tài)下的筆記本計(jì)算機(jī)的電源按鈕有被 按壓時(shí)，所述電源維持信號與所述開機(jī)狀態(tài)信號為高電壓電平。如此一來，所述PMOS晶體 管會(huì)導(dǎo)通，藉以回復(fù)所述主板上的所有電源軌。 在本發(fā)明的一實(shí)施例中，當(dāng)所述主板支持網(wǎng)絡(luò)喚醒功能時(shí)，所述網(wǎng)絡(luò)喚醒信號為 高電壓電平，否則為低電壓電平。 在本發(fā)明的一實(shí)施例中，所述網(wǎng)絡(luò)喚醒信號是由所述主板上的網(wǎng)絡(luò)控制芯片所提 供，而所述電源維持信號是由所述主板上的鍵盤控制芯片所提供。 在本發(fā)明的一實(shí)施例中，所述待機(jī)狀態(tài)為休眠(hibernation)狀態(tài)或關(guān)機(jī)(power off)狀態(tài)。 本發(fā)明另提供一種具有上述本發(fā)明所提出的電源切換電路的主板。 本發(fā)明另提供一種具有上述本發(fā)明所提出的主板的筆記本計(jì)算機(jī)。 本發(fā)明主要是在筆記本計(jì)算機(jī)的主板上直接配置一個(gè)電源切換電路。此電源切換
電路可以在筆記本計(jì)算機(jī)的主板不支持網(wǎng)絡(luò)喚醒功能(W0L)的情況下，且當(dāng)筆記本計(jì)算機(jī)
處于休眠(S4)和關(guān)機(jī)(S5)狀態(tài)時(shí)，切斷主板上的所有電源軌，藉以致使筆記本計(jì)算機(jī)處于
休眠和關(guān)機(jī)狀態(tài)的待機(jī)功率消耗幾近于OW，藉以符合能源之星4. 0的規(guī)定。 為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉本發(fā)明幾個(gè)
實(shí)施例，并配合附圖，作詳細(xì)說明如下。


圖1繪示為本發(fā)明一實(shí)施例的筆記本計(jì)算機(jī)的示意圖。
圖2繪示為本發(fā)明一實(shí)施例的開機(jī)檢測電路的電路圖。
圖3繪示為本發(fā)明一實(shí)施例的電源切斷單元的電路圖。
具體實(shí)施例方式
本發(fā)明所欲達(dá)成的技術(shù)功效主要是為了要讓筆記本計(jì)算機(jī)的主板在不支持網(wǎng)絡(luò) 喚醒功能(W0L)的情況下，其處于休眠(S4)和關(guān)機(jī)(S5)狀態(tài)的待機(jī)功率消耗可以符合能 源之星4. 0的規(guī)定。而以下內(nèi)容將針對本案之技術(shù)特征來做一詳加描述，藉以提供給本領(lǐng) 域的技術(shù)人員參詳。 圖1繪示為本發(fā)明一實(shí)施例的筆記本計(jì)算機(jī)100的示意圖。請參照圖l，筆記本計(jì) 算機(jī)100包括主板101與電源按鈕(power button)PB。當(dāng)然，以本領(lǐng)域之技術(shù)人員應(yīng)當(dāng)知 道筆記本計(jì)算機(jī)100還包含有其它部件，例如顯示屏幕、光驅(qū)、...等，但以下內(nèi)容僅會(huì)列舉 出與本發(fā)明相關(guān)的部件來做說明。 于本實(shí)施例中，主板101包括有由開機(jī)檢測電路103與電源切斷單元105所組成 的電源切換電路(直接配置在主板101上)，網(wǎng)絡(luò)控制芯片107、鍵盤控制芯片109，以及電 源管理芯片111(例如為TPS51120電源管理芯片)。其中，開機(jī)檢測電路103用以檢測處 于待機(jī)狀態(tài)(例如處于休眠(S4)或關(guān)機(jī)(S5)的狀態(tài))下的筆記本計(jì)算機(jī)100的電源按 鈕PB是否有被按壓，并據(jù)以輸出開機(jī)狀態(tài)信號PWRSW ;而電源切斷單元105耦接開機(jī)檢測 電路103，用以依據(jù)開機(jī)狀態(tài)信號PWRSW而決定是否切斷主板101上的所有電源軌(power rails)。 更清楚來說，圖2繪示為本發(fā)明一實(shí)施例的開機(jī)檢測電路103的電路圖。請合并 參照圖1及圖2，開機(jī)檢測電路103包括第一電阻Rl、第二電阻R2、NM0S晶體管Nl、第一電 容C1，以及齊納二極管(Zener Diode)ZD(例如3V左右的齊納二極管)。其中，第一電阻R1 與第二電阻R2的一端耦接待機(jī)電源+VBATR(大約為18. 5V)，而此待機(jī)電源+VBATR會(huì)在筆 記本計(jì)算機(jī)100的直流插座(DCjack，未繪示)在插入電壓轉(zhuǎn)換器(adaptor,未繪示)的狀 況下就產(chǎn)生。 第一NM0S晶體管N1的柵極(gate)耦接電源按鈕PB與第一電阻R1的另一端，第 一 NM0S晶體管Nl的漏極(drain)耦接第二電阻R2的另一端，而第一 NM0S晶體管Nl的源 極(source)則耦接至接地電位。第一電容C1的一端耦接第一 NM0S晶體管Nl的漏極，而第 一電容C1的另一端則耦接至接地電位。齊納二極管ZD的陽極端(anode)耦接接地電位， 而齊納二極管ZD的陰極端(cathode)則耦接第一 NM0S晶體管N1的漏極，并且輸出開機(jī)狀 態(tài)信號PWRSW。 于本實(shí)施例中，當(dāng)處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本計(jì)算機(jī)100的電源 按鈕PB未被按壓時(shí)，開機(jī)狀態(tài)信號PWRSW為低電壓電平，但當(dāng)處于休眠(S4)與關(guān)機(jī)(S5) 狀態(tài)下的筆記本計(jì)算機(jī)100的電源按鈕PB有被按壓時(shí)，開機(jī)狀態(tài)信號PWRSW則為高電壓電平。 除此之外，圖3繪示為本發(fā)明一實(shí)施例的電源切斷單元105的電路圖。請合并參 照圖1 圖3，電源切斷單元105包括PM0S晶體管P1、第三電阻R3、第四電阻R4、 NM0S晶 體管N2、第五電阻R5、第二電容C2、第一二極管Dl、第二二極管D2，以及第三二極管D3。其 中，PM0S晶體管Pl的源極耦接待機(jī)電源+VBATR,而PM0S晶體管Pl的漏極則于PM0S晶體 管P1導(dǎo)通時(shí)輸出待機(jī)電源+￥8八11 給電源管理芯片111。 第三電阻R3的一端耦接PM0S晶體管P1的源極，而第三電阻R3的另一端則耦接 至PM0S晶體管Pl的柵極。第四電阻R4的一端耦接PM0S晶體管Pl的柵極。NM0S晶體管N2的漏極耦接第四電阻R4的另一端，而NM0S晶體管N2的源極則耦接至接地電位。
第五電阻R5的一端耦接NM0S晶體管N2的柵極，而NM0S晶體管N2的另一端則耦 接至接地電位。第二電容C2的一端耦接NM0S晶體管N2的柵極，而第二電容C2的另一端 則耦接至接地電位。第一二極管D1的陽極端用以接收由網(wǎng)絡(luò)控制芯片107所提供的網(wǎng)絡(luò) 喚醒信號NIC—GPIO，而第一二極管Dl的陰極端則耦接至NMOS晶體管N2的柵極。
第二二極管D2的陽極端用以接收由鍵盤控制器109所提供的電源維持信號KBC— PWRKEEP，而第二二極管D2的陰極端則耦接至NMOS晶體管N2的柵極。第三二極管D3的陽 極端用以接收開機(jī)狀態(tài)信號PWRSW，而第三二極管D3的陰極端則耦接至NMOS晶體管N2的 柵極。 于本實(shí)施例中，當(dāng)處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本計(jì)算機(jī)100之電源 按鈕PB未被按壓時(shí)，電源維持信號KBC—PWRKEEP為低電壓電平，但當(dāng)處于休眠(S4)與關(guān)機(jī) (S5)狀態(tài)下的筆記本計(jì)算機(jī)IOO之電源按鈕PB有被按壓時(shí)，電源維持信號KBC—PWRKEEP則 為高電壓電平。另外，當(dāng)主板101支持網(wǎng)絡(luò)喚醒(WOL)功能時(shí)，網(wǎng)絡(luò)喚醒信號NIC_GPIO為 高電壓電平，否則為低電壓電平。 基于上述可知，當(dāng)主板101不支持網(wǎng)絡(luò)喚醒(WOL)功能時(shí)，網(wǎng)絡(luò)喚醒信號NIC—GP10 會(huì)為低電壓電平。如此一來，當(dāng)處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本計(jì)算機(jī)100的 電源按鈕PB未被按壓時(shí)，由于開機(jī)狀態(tài)信號PWRSW與電源維持信號KBC_PWRKEEP皆為低電 壓電平，所以PMOS晶體管Pl會(huì)被截止。 在此條件下，由于待機(jī)電源+VBATR不會(huì)被供應(yīng)至電源管理芯片111 ，所以電源管 理芯片111就不會(huì)如同先前技藝般持續(xù)產(chǎn)生+3V和+5V的電源軌給主板101的芯片使用 (亦即切斷主板101上的所有電源軌)，以至于處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本 計(jì)算機(jī)100的待機(jī)消耗功率會(huì)趨近于0W，如此即能符合能源之星4. 0的規(guī)定。
然而，當(dāng)處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本計(jì)算機(jī)100的電源按鈕PB有 被按壓時(shí)，由于開機(jī)狀態(tài)信號PWRSW會(huì)由低電壓電平轉(zhuǎn)為高電壓電平，所以NMOS晶體管N2 會(huì)被導(dǎo)通，以至于PMOS晶體管Pl也會(huì)跟著導(dǎo)通。 在此條件下，由于待機(jī)電源+VBATR會(huì)被正常供應(yīng)至電源管理芯片111 ，所以電源 管理芯片111就會(huì)如同先前技藝般持續(xù)產(chǎn)生+3V和+5￥的電源軌給主板101的芯片使用 (亦即回復(fù)主板101上的所有電源軌)。如此一來，在鍵盤控制芯片109接收到+3V的電源 軌時(shí)，其會(huì)將電源維持信號KBC—PWRKEEP由低電壓電平轉(zhuǎn)為高電壓電平，以便于電源按鈕 PB回復(fù)到未被按壓的狀態(tài)時(shí)，可以讓NM0S晶體管N2繼續(xù)被維持在導(dǎo)通的狀態(tài)，所以筆記本 計(jì)算機(jī)100即能完成后續(xù)開機(jī)的動(dòng)作。 相反地，當(dāng)主板101支持網(wǎng)絡(luò)喚醒(WOL)功能時(shí)，網(wǎng)絡(luò)喚醒信號NIC_GPIO會(huì)為高 電壓電平。如此一來，就算處于休眠(S4)與關(guān)機(jī)(S5)狀態(tài)下的筆記本計(jì)算機(jī)100的電源 按鈕PB未被按壓，NMOS晶體管N2仍然會(huì)被導(dǎo)通，以至于PMOS晶體管Pl也會(huì)跟著導(dǎo)通。
在此條件下，由于待機(jī)電源+￥8八11 會(huì)被正常供應(yīng)至電源管理芯片lll，所以電源 管理芯片111就會(huì)如同先前技藝般持續(xù)產(chǎn)生+3V和+5￥的電源軌給主板101的芯片使用 (亦即回復(fù)主板101上的所有電源軌)。如此一來，主板IOI即能支持網(wǎng)絡(luò)喚醒(WOL)功能。
綜上所述，本發(fā)明主要是在筆記本計(jì)算機(jī)的主板上直接配置一個(gè)電源切換電路。 此電源切換電路可以在筆記本計(jì)算機(jī)的主板不支持網(wǎng)絡(luò)喚醒功能(WOL)的情況下，且當(dāng)筆記本計(jì)算機(jī)處于休眠(S4)和關(guān)機(jī)(S5)狀態(tài)時(shí)，切斷主板上的所有電源軌，藉以致使筆記本 計(jì)算機(jī)處于休眠和關(guān)機(jī)狀態(tài)的待機(jī)功率消耗幾近于OW，藉以符合能源之星4. 0的規(guī)定，同 時(shí)又可延長筆記本計(jì)算機(jī)的電池供電的時(shí)間。 雖然本發(fā)明已以多個(gè)實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何所屬技術(shù) 領(lǐng)域中具有通常知識者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動(dòng)與潤飾，因此 本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求所界定的為準(zhǔn)。
權(quán)利要求
一種電源切換電路，配置于一筆記本計(jì)算機(jī)的一主板上，其特征在于，該電源切換電路包括一開機(jī)檢測電路，用以檢測處于一待機(jī)狀態(tài)下的該筆記本計(jì)算機(jī)的一電源按鈕是否有被按壓，并據(jù)以輸出一開機(jī)狀態(tài)信號；以及一電源切斷單元，耦接該開機(jī)檢測電路，依據(jù)該開機(jī)狀態(tài)信號而決定是否切斷該主板上的所有電源軌。
2. 如權(quán)利要求1所述的電源切換電路，其特征在于，該開機(jī)檢測電路包括一第一電阻，其一端耦接一待機(jī)電源；一第二電阻，其一端耦接該待機(jī)電源；一第一NMOS晶體管，其柵極耦接該電源按鈕與該第一電阻的另一端，其漏極耦接該第二電阻的另一端，而其源極則耦接至一接地電位；一第一電容，其一端耦接該第一NMOS晶體管的漏極，而其另一端則耦接至該接地電位；以及一齊納二極管，其陽極端耦接該接地電位，而其陰極端則耦接該第一NMOS晶體管的漏極，并且輸出該開機(jī)狀態(tài)信號。
3. 如權(quán)利要求2所述的電源切換電路，其特征在于，該電源切斷單元包括一PM0S晶體管，其源極耦接該待機(jī)電源，而其漏極則于該P(yáng)MOS晶體管導(dǎo)通時(shí)輸出該待機(jī)電源；一第三電阻，其一端耦接該P(yáng)MOS晶體管的源極，而其另一端則耦接至該P(yáng)MOS晶體管的柵極；一第四電阻，其一端耦接該P(yáng)MOS晶體管的柵極；一第二 NMOS晶體管，其漏極耦接該第四電阻的另一端，而其源極則耦接至該接地電位；一第五電阻，其一端耦接該第二NMOS晶體管的柵極，而其另一端則耦接至該接地電位；一第二電容，其一端耦接該第二NMOS晶體管的柵極，而其另一端則耦接至該接地電位；一第一二極管，其陽極端用以接收一網(wǎng)絡(luò)喚醒信號，而其陰極端則耦接至該第二NMOS晶體管的柵極；一第二二極管，其陽極端用以接收一電源維持信號，而其陰極端則耦接至該第二 NMOS晶體管的柵極；以及一第三二極管，其陽極端用以接收該開機(jī)狀態(tài)信號，而其陰極端則耦接至該第二 NMOS晶體管的柵極。
4. 如權(quán)利要求3所述的電源切換電路，其特征在于，當(dāng)處于該待機(jī)狀態(tài)下的該筆記本計(jì)算機(jī)的該電源按鈕未被按壓時(shí)，該電源維持信號與該開機(jī)狀態(tài)信號皆為一低電壓電平。
5. 如權(quán)利要求4所述的電源切換電路，其特征在于，當(dāng)處于該待機(jī)狀態(tài)下的該筆記本計(jì)算機(jī)的該電源按鈕有被按壓時(shí)，該電源維持信號與該開機(jī)狀態(tài)信號為一高電壓電平。
6. 如權(quán)利要求5所述的電源切換電路，其特征在于，當(dāng)該電源維持信號與該開機(jī)狀態(tài)信號皆為該高電壓電平時(shí)，該P(yáng)MOS晶體管會(huì)導(dǎo)通，藉以回復(fù)該主板上的所有電源軌。
7. 如權(quán)利要求3所述的電源切換電路，其特征在于，當(dāng)該主板支持一網(wǎng)絡(luò)喚醒功能時(shí)，該網(wǎng)絡(luò)喚醒信號為一高電壓電平，否則為一低電壓電平。
8. 如權(quán)利要求3所述的電源切換電路，其特征在于，該網(wǎng)絡(luò)喚醒信號是由該主板上的一網(wǎng)絡(luò)控制芯片所提供。
9. 如權(quán)利要求3所述的電源切換電路，其特征在于，該電源維持信號是由該主板上的一鍵盤控制芯片所提供。
10. 如權(quán)利要求1所述的電源切換電路，其特征在于，該待機(jī)狀態(tài)為一休眠狀態(tài)或一關(guān)機(jī)狀態(tài)。
11. 一種具有如權(quán)利要求1所述的電源切換電路的主板。
12. —種具有如權(quán)利要求11所述的主板的筆記本計(jì)算機(jī)。
全文摘要
本發(fā)明公開了一種電源切換電路，其配置于筆記本計(jì)算機(jī)的主板上，且此電源切換電路的特征在于包括開機(jī)檢測電路與電源切斷單元。其中，開機(jī)檢測電路用以檢測處于待機(jī)狀態(tài)下的筆記本計(jì)算機(jī)的電源按鈕是否有被按壓，并據(jù)以輸出開機(jī)狀態(tài)信號。電源切斷單元耦接開機(jī)檢測電路，用以依據(jù)開機(jī)狀態(tài)信號而決定是否切斷主板上的所有電源軌。
文檔編號G06F1/32GK101727167SQ20081017342
公開日2010年6月9日 申請日期2008年10月21日 優(yōu)先權(quán)日2008年10月21日
發(fā)明者劉士豪, 董步強(qiáng) 申請人:英業(yè)達(dá)股份有限公司