專利名稱：在電路設計階段期間自動優(yōu)化器件結(jié)構的制作方法
技術領域：
本發(fā)明涉及微電子元件例如包括微電子器件的集成電路的設計和制造。
背景技術：
在設計的電路設計階段期間，使用多種方法優(yōu)化版圖的晶體管的性能。
例如，在共同受讓的Christopher J. Gonzalez等的題目為"Method for Implementing Overlay-Based Modification of VLSI Design Layout"的待批 準的美國申請No.l 1/278,162中，通過在i殳計規(guī)則允許的范圍內(nèi)離溝道盡可 能遠地向外移動晶體管的n阱(摻雜的半導體區(qū)域)的邊界，可以最大化 單獨器件的性能。當版圖中的絕大多數(shù)器件比緊湊才莫型的參考器件弱時， 該方法將是有利的，其中緊湊模型代表帶具有參考性能級別的器件版圖。 然后，因為僅沿一個方向移動邊界是簡單的，并且可以將邊界移動到器件 容易與緊湊;f莫型的參考器件一致的位置，所以可以應用僅僅改善所有器件 性能的方法。然而，有時每個設計意圖預期的是版圖的某些器件需要弱于 或強于緊湊模型的參考器件。然后，在需要改變器件的性能(同時保持電 路設計中的周圍的器件的性能)時，必須通過與設計意圖相關的指令集合 來修改移動邊緣的特定方向。
在另一個實例中，如在共同擁有的Dureseti Chidambarrao等的題目 為 "Methodology For Layout-Based Modulation And Optimization Of Nitride Liner Stress Effect In Compact Models ，，的美國專利z>開 No.2007/0028195中所描述的，可以建模晶體管的應力襯里的改變對于該晶 體管性能的影響。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的方面，提供了一種方法用于改善具有在電路中互連的多 個半導體器件的超大規(guī)模集成電路的設計。在所述方法中，所述設計中的
所述多個半導體器件中的一個器件的特征的邊緣可沿相對于固定的參考的 第一方向移動，當這樣做時可以改善所述電路的性能?？梢詫λ龆鄠€半 導體器件中的每一個器件重復移動所述邊緣的所述步驟。
例如，根據(jù)本發(fā)明的一個方面，提供了一種改善超大規(guī)模集成電路的 設計的方法，所述設計代表了在電路中互連的多個半導體器件。確定是否 所述設計中的所迷多個半導體器件中的一個器件的特征的邊緣可以沿笫一 方向移動允許的范圍內(nèi)的距離，以便滿足所述電路的性能目標和匹配目標。
如果如此，沿所述第一方向移動所述邊緣所^巨離，所^J巨離祐:計算為最 好地滿足所述性能目標和所述匹配目標。對所述多個半導體器件中的每一 個器件重復上述步驟。如果需要，重復上迷步驟直到認為所述電路的所述 性能目標和匹配目標得以充分滿足。
根據(jù)本發(fā)明的另一方面，提供了具有記錄在其上的計算機可讀指令的 記錄介質(zhì)。所述指令可由計算機執(zhí)行以實施上述的改善所述集成電路的所 述i殳計的所述方法。
根據(jù)本發(fā)明的另一方面，提供了一種信息處理系統(tǒng)，可以操作所述系 統(tǒng)改善集成電路的設計。所述信息處理系統(tǒng)包括處理器和可執(zhí)行的以實現(xiàn) 上述方法的指令。


圖l是平面圖，其示例了根據(jù)本發(fā)明的實施例的微電子元件例如具有 超大^#集成電路的半導體芯片的一部分的電路設計的版圖2是通過圖1中的線2-2的截面圖，其示例了4艮據(jù)本發(fā)明的實施例 的示例性的n型場效應晶體管("NFET")和示例性的p型場效應晶體 管("PFET");
7圖3是進一步示例了根據(jù)本發(fā)明的實施例的在圖1中示出的版圖的示 例性的NFET的平面圖4是示例了根據(jù)本發(fā)明的實施例的改進微電子元件的至少一部分的 電路設計的方法的流程圖5是進一步示例了根據(jù)本發(fā)明的實施例的改進微電子元件的至少一 部分的電路設計的方法的流程圖；以及
圖6是示例了根據(jù)本發(fā)明的實施例的信息處理設備的框圖。
具體實施例方式
圖1是示例了用于微電子元件12的一部分的設計的版圖10的平面圖。 如在這里所使用的，術語"版圖"指集成電路的至少一部分的設計表示， 版圖至少指定了在設計中所包括的半導體器件的特征的尺寸、布局和取向。 例如，微電子元件可為超大規(guī)模集成電路例如在半導體芯片上提供的。如 其中所示例的，版圖包括多個微電子器件，例如包括n型場效應晶體管 ("NFET，，) 14a、 14b和p型場效應晶體管("PFET" ) 16a、 16b的半導 體器件。版圖可包括附加的微電子器件(未示出)和附加類型的微電子器 件(未示出)，例如，有源器件例如除了其他的之外的晶體管、二極管、 以及無源器件例如電容器、電感器和電阻器。參考圖1，每個NFET14a、 14b具有對應的有源半導體區(qū)域18a、 18b，并且每個PNFET16a、 16b具 有對應的有源半導體區(qū)域20a、 20b。每個有源半導體區(qū)域18a、 18b、 20a、 20b通過一個或多個淺溝槽隔離"STI"區(qū)域(22)與其他的這樣的有源半 導體區(qū)域分離。每個NFET14a、 14b還具有對應的柵極導體24a、 24b,并 且每個PFET16a、 16b具有對應的柵極導體26a、 26b。
如圖1中所進一步示例的，每個NFET14a、 14b具有覆蓋在各有源半 導體區(qū)域18a、 18b和柵極導體24a、 24b之上的對應的應力介質(zhì)襯里28a、 28b。同樣，每個pFET16a、 16b具有覆蓋在各有源半導體區(qū)域20a、 20b 和柵極導體26a、 26b之上的對應的應力介質(zhì)襯里30a、 30b。每個應力襯 里將應力施加到對應晶體管的導電溝道，因此，在一個實例中，當晶體管開啟時可獲得增加的遷移率和電流。典型地，將壓縮應力襯里設置在PFET 的有源半導體區(qū)域之上以在其開啟時增加通過PFET的電流。典型地，將 拉伸應力襯里設置在NFET的有源半導體區(qū)域之上以在其開啟時增加通過 NFET的電流?？蛇x地，將拉伸應力襯里設置在PFET的有源半導體區(qū)域 之上，這將趨于在其開啟時減少通過這樣的PFET的電流的量。同樣，當 將壓縮應力襯里^:置在NFET的有源半導體區(qū)域之上時，典型地減少這樣 的NFET的開-電流的量。
通常，可以通過改變覆蓋這樣的晶體管的應力襯里的邊緣位置的一個 或多個來調(diào)節(jié)晶體管的性能。因此，才艮據(jù)在這里描述的本方法，版圖中的 應力襯里的邊緣位置可因晶體管的不同而變化。例如，如圖1所示，某些 應力襯里的邊緣位置與其他襯里的邊緣位置不同。例如，在圖1右側(cè)，屬 于NFET14b的應力襯里28b的邊緣28b，處于與最近的屬于PFET16b的應 力襯里30b的邊緣30b，分隔開的位置處。換言之，鄰近的應力襯里的邊緣 28b，、 30b，不重疊。另一方面，在圖1左側(cè)，屬于NFET14a的應力村里 28a的邊緣28a，處于與最近的屬于PFET16a的應力襯里30a的邊緣30a， 重疊的位置處。如圖2中的其對應的截面圖所最好地示出的，屬于PFET16a 的應力襯里30a的邊緣30a，橫向延伸越過屬于NFET14a的應力村里28a 的邊緣28a，，因而PFET的襯里30a與NFET的襯里28a重疊。
圖2還示例了包括通過STI區(qū)域22彼此分離的有源半導體區(qū)域18a、 20a的晶體管的特征。在圖2中還示例了 NFET14a和PFET16a的導電溝 道32a和34a,每個導電溝道32a和34a被設置在對應的柵極導體24a、 26a 中的對應的一個之下。
圖3是平面圖，示例了電路設計的單獨的場效應晶體管結(jié)構，例如 NFET114，其可與以上參考圖1和圖2示出和描述的NFET14a的結(jié)構相 同或不同。例如，如其中示出的，NFET114具有有源半導體區(qū)域118，其 由鄰接的隔離區(qū)域例如淺溝槽隔離("STI")區(qū)域的縱向邊緣146a、 146b 和橫向的邊緣148a、 148b限定。有源半導體區(qū)域118具有對準晶體管導 電溝道的長度142方向的縱向尺寸140。有源半導體區(qū)域118還具有等于NFET的導電溝道的寬度的橫向尺寸144。
從下列描述將了解，對于版圖中的每個晶體管，當改變有助于實現(xiàn)版 圖的器件的總的集體性能目標時，就改變該器件的設計。圖3中還示例了， 晶體管114的應力襯里128的邊緣出現(xiàn)在縱向邊緣位置128a和128b和橫 向邊緣位置128c和128d。當這樣做有助于電路設計中的器件一起獲得總 性能目標時，可通過改變屬于該晶體管的應力襯里的邊緣位置中的一個或 多個以幾種方式潛在地改變該晶體管114的設計。還可考慮的是改變給定 器件例如晶體管的版圖會影響其他器件的可能性。才艮據(jù)本發(fā)明的實施例的 下面描述的方法it明了該可能性，因為可以應用每一種方法以實現(xiàn)整體考 慮的電路的性能目標。在該情況下，在這里的本發(fā)明的實施例中，實現(xiàn)設 計所表示的電路中的器件的總性能目標的方法不是簡單的最大化電路中的 每個單獨器件的性能。更確切地，根據(jù)本實施例，關于直接或間接連接到 單獨的器件的 一個或多個其他器件的性能來考慮增加每個單獨器件的性能 的影響。例如，在組合邏輯電路中許多器件被連接到一起，組合邏輯電路 即例如邏輯門的電路， 一旦輸入的值變化其輸出可在高值與低值之間切換。 在這樣的組合邏輯電路中， 一個邏輯門，例如AND門，接收兩個或更多 的其他邏輯門的輸出。這對于其他類型的邏輯門也是一樣的，例如除了其 他的之外的OR門、NAND門或NOR門。
因此，特定的器件的速度不應通過i殳計中的改變而增加得太多，因為 會導致該速度超過接收該特定的器件的輸出的另一器件準備接收輸入的速 度。同樣的，特定的器件的速度不應通過i殳計中的改變而增加得太多，因 為會導致該速度超過連接到該特定的器件的輸出的另 一器件接收該輸出的 速度。連接的晶體管的速度兼容的程度可稱為"匹配"。在一種情況下，對 于組合邏輯電路，存在這樣的目標，該目標為在兩個直接連接的晶體管之 間獲得速度差異小于5%的匹配。在另一種情況下，目標允許直接連接的 晶體管之間的20%的速度差異。由組合邏輯電路構建時序邏輯電路，時序 邏輯電路也就是例如觸發(fā)器的電路，在時鐘的邊緣處其輸出在高值與低值 之間切換。由此，將許多相同的考慮應用到時序邏輯電路和組合邏輯電路。因此， 一個晶體管114對將由在電路中連接的多個半導體器件所實現(xiàn) 的總性能目標的貢獻基于兩個不同的考慮單獨的性能和特定的晶體管的 性能與連接到該特定的晶體管的其他器件的性能之間的匹配。
在本發(fā)明的實施例中，當產(chǎn)生的晶體管的性能變化和該晶體管與其他 晶體管之間的匹配程度將改善其中連接著該晶體管的電路的性能時，屬于 設計中描述的特定的晶體管的應力襯里的邊緣位置可以被移動到新的邊緣 位置。典型地，以沿相對于固定的參考的特定方向移動邊緣位置。相反地， 當特定的晶體管的性能改變和該晶體管與其他晶體管之間匹配程度不能改 善性能時，將不移動這樣的邊緣位置。
根據(jù)本發(fā)明的實施例，現(xiàn)在將參考圖4中的流程圖來描述一種改善微 電子元件的至少一部分的電路i殳計的方法。在該方法的初步步驟中，通過 -沒計自動工具生成初始版圖210。在版圖中包括微電子元件的該部分的所 有微電子器件及其互連的設計表示。因此，版圖指出了由STI區(qū)域122界 定的有源半導體區(qū)域118的邊緣位置146a、 146b、 148a和148b，并指出 了導電溝道的長度142和寬度144(圖3)。版圖還指出了應力襯里的邊緣 4立置128a、 128b、 128c、以及128d。
如塊220所示例的，進行分析以確定是否版圖滿足性能和匹配目標組 225。分析方法可以包括稱為"才莫擬質(zhì)量(analog quality)"的多種方法中 的任何一種，其被視為全面模擬，使用了例如SPICE ("強調(diào)集成電路的 模擬程序")或多種降低了準確度的方法之一的程序。單獨的器件的性能和 匹配目標解決了集體考慮的版圖的晶體管的總性能目標。此外，在該塊中， 可識別單獨的器件的性能和該單獨的器件與其他單獨的器件的匹配的單獨 的目標，并確定單獨的器件是否滿足這樣的目標。在該塊中，還識別不滿 足單獨的目標的器件的坐標位置。
在塊230中，確定是否滿足了所有性能和匹配的目標。典型地，目標 在該階段尚未實現(xiàn)，那么輸出為"否"，現(xiàn)在進行各步驟以在當其滿足總性 能目標時改善單獨的晶體管的設計。不滿足單獨的性能和匹配目標的版圖 的特定的器件的i殳計,皮依次考慮以確定是否可以改善性能、匹配或同時改善二者。
在塊235中，選擇版圖中的下一個器件以考慮。如果不存在之前的器 件，該器件將是將考慮的第一器件。然后，在塊240中，確定是否單獨的 器件的應力襯里的邊緣位置的移動滿足版圖的總性能目標。應力村里的邊 緣128a、 128b、 128c、 128d (圖3 )的位置中的任何一個可沿一方向移動 以改善器件的性能、其匹配版圖中的其他器件、或同時改善兩者。有時， 移動應力村里的一個邊緣的位置會改善匹配而不改善性能或甚至使單獨的 器件的性能降低。在塊240中，考慮移動應力襯里的邊緣位置同時對性能 和匹配的影響。當確定為"是"時，那么在塊245中，以這樣的量移動邊緣 位置，該量即距離，該距離最好地滿足了在其中連接了單獨的器件的電路 的性能和匹配目標。邊緣位置所移動的這樣的量即距離，可以在值的范圍 內(nèi)變化。在一個實例中，在65nm技術中，邊緣128b的位置可以在這樣的 距離范圍內(nèi)變化，該距離范圍為與鄰近的STI區(qū)域的邊緣146b相距50nm 到180nm。在通常情況下，在塊245中，以這樣的距離移動單獨的器件的 應力襯里的邊緣位置，該距離被計算為最好地滿足在其中連接了該單獨的 器件的電路的組合的性能和匹配目標。
塊240中，立刻考慮單獨的器件的應力襯里的兩個、三個或所有邊緣 128a、 128b、 128c和128d的位置的移動，以便在塊245中可以立刻移動 應力村里的多個邊緣的位置以滿足該器件的性能或匹配目標。
偶爾地，在塊240中，可以確定特定的器件的應力襯里的邊緣位置的 移動不能服務于性能或匹配目標。在該情況下，塊240中的確定為"否"。 隨后，在塊250中，確定是否將特定的器件從性能需改善的器件的列表中 去除。換言之，在進行通過應力襯里的邊緣位置的改變以增加性能的進一 步嘗試時，可以去除該器件。當不可以增加版圖中的特定的器件的性能時， 或當應力襯里的邊緣位置的改變會導致電路設計中的其他器件的性能劣化 時，可以做出該決定。當確定為"是"時，因為應力襯里的邊緣位置的改變 不能使性能增加，特定的器件應被去除。另一方面，當特定的器件應被去 除時，當由于該器件不能對版圖中的全面考慮的器件的性能或匹配目標有所貢獻時，確定同樣可以為"是"。在任一情況下，在步驟255中，從尋求 通過移動應力襯里的邊緣位置來增加性能的器件的列表中去除該特定的器 件。
在進行了關于塊245或塊250的步驟之后，做出了是否已考慮了最后 的器件的確定。在典型的情況中，當確定為"否"即該器件不是最后的器件， 那么在塊235中考慮下一個器件并且將上述的塊240及其后續(xù)的步驟應用 于該器件。當確定為"是"即該器件是最后的器件時，那么在步驟220中進 行是否滿足版圖的性能和匹配目標的分析。該分析可與初始參考塊220進 行的分析相同或相似。然后，在塊230中當確定滿足目標(例如性能、匹 配或兩者一起)時，進行塊270中的最終檢查，是否考慮的所有器件適宜 地滿足了容差和設計規(guī)則。例如，設計規(guī)則需要應力襯里的邊緣位置與有 源半導體區(qū)域的邊緣之間的距離不小于最小距離。可選地，即使某些器件 的特征例如應力4十里沒有改變，該步驟也可應用于版圖的所有器件。以 該方式，在塊245中的改變特定的器件的設計的影響可關于其他設計未改 變的器件來考慮。可以在該階段通過自動校正器件設計的特征以便滿足該 容差或設計規(guī)則，來處理在此時發(fā)現(xiàn)的任何的容差或設計規(guī)則的違反。
在上述方法的變形中，在塊240中，優(yōu)于單獨地考慮每個器件，可以 同時考慮多個器件以確定是否應該移動屬于其的應力襯里的邊緣位置。例 如，可以同時考慮在微電子元件例如半導體芯片的特定路徑或塊中的所有 器件。在另一實例中，可以同時考慮屬于微電子元件的一個宏層 (micro-level)的細分的所有器件。在另一實例中，可以同時考慮和處理 整個微電子元件的所有器件。
圖5示例了參考圖4描述的方法的另一變形。當在塊220 (圖4)中初 始識別的所有考慮的器件已在塊240中被考慮過并且進行了第二次通過塊 220的分析時，執(zhí)行圖5中示例的方法的變形。當在塊230中仍未滿足這 些器件的性能和匹配目標時，執(zhí)行圖5中示例的附加的步驟，其中可以調(diào) 整每個器件的溝道寬度以服務于目標。
在該情況下，替代隨后繼續(xù)圖4中的塊235，方法以考慮下一個器件(塊235)繼續(xù)，其中在塊340中確定是否晶體管的導電溝道的寬度144 (圖3)的改變滿足目標例如器件的性能和匹配目標。與上述關于塊245 (圖4)的描勤目似，當塊340的結(jié)果為"是"時，然后在塊345中調(diào)整器 件的溝道寬度，即以最好地滿足目標的量加寬或變窄。
在塊360中，確定是否這是將以該方式考慮的最后的器件，并且如果 輸出為"是"，則關于性能和匹配目標(塊325)進行分析(塊320)。如果 隨后確定了考慮的器件已滿足了目標(塊330)例如性能和匹配目標，那 么在塊370中進行關于容差和設計規(guī)則的最終檢查，類似前面參考塊270 (圖4)所描述的。
在上述實施例(圖4)的另一變形中，提供了一種方法，其中電路設 計的性能通過圖4和圖5中示出的操作之間的迭代來改善?？蛇x地，兩個 流程可合并成一個。在該情況下，在塊240、 245中示出的操作之后對考慮 的器件立即進行塊340、 345中示出的操作。
在上述實施例(圖4)的又一變形中，為了影響器件的性能，考慮版 圖的不同特征的改變。例如，將改變的版圖特征可以為在器件114內(nèi)沿電 流流動方向的柵極導體124的邊緣與有源半導體區(qū)域118的鄰近的邊緣 146b之間的距離152 (圖3 )。在這樣的情況下，改變圖4的塊240以便 考慮有源半導體區(qū)域的邊緣相對于柵極導體的邊緣的移動。此外，在塊245 中，以最好地滿足目標的量來移動有源半導體區(qū)域的邊緣。
希望在這樣的信息處理系統(tǒng)上執(zhí)行上述方法，信息處理系統(tǒng)例如計算 機例如具有能夠執(zhí)行以計算機可讀的形式提供給信息處理系統(tǒng)的指令序列 的處理器的系統(tǒng)。圖6示例了才艮據(jù)本發(fā)明實施例的信息處理系統(tǒng)800。如 圖6所示，信息處理系統(tǒng)包括具有存儲器812的第一處理器810。處理器 810可為單處理器或包括設置為以并行或半并行的方式來執(zhí)行程序指令的 多個處理器。向處理器810提供輸入輸出(I/O)和網(wǎng)絡接口 830 (此后稱 為"1/0接口")來輸入包括指令和數(shù)據(jù)的程序以執(zhí)行方法，例如參考圖4 和圖5所描述的方法，和用于輸出執(zhí)行程序的結(jié)果。1/0接口 830優(yōu)選地 包括到可移除數(shù)字存儲介質(zhì)，例如磁盤、磁光盤、讀/寫盤、只讀光盤、數(shù)
14字帶、可移除硬盤驅(qū)動器、可移除固態(tài)存儲器例如便攜存儲器卡及其它的
一種或多種類型的接口。此外，1/0接口包括網(wǎng)絡接口，例如調(diào)制解調(diào)器 和網(wǎng)絡適配器卡用于允許與網(wǎng)絡交換信息。1/0接口 830還包括顯示或其 他用戶接口 870用來向用戶輸出信息、從用戶輸入信息、或兩者兼顧。用 戶接口 870還附加地包括一個或多個其他的接口裝置，例如鍵盤、鼠標、 揚聲器、游戲手柄、掃描儀、打印機等及類似設備。就將上述任何類型的 可移除存儲介質(zhì)插入或連接到1/0接口而言，可以傳輸存儲在這樣的可移 除存儲介質(zhì)中的包含指令組的程序作為在I/O接口 830和處理器810之間 的輸入840。除程序之外，數(shù)據(jù)，例如將通過指令操作的一個或多個電路 設計數(shù)據(jù)、其他數(shù)據(jù)等也通過I/0接口 830輸入，這些數(shù)據(jù)例如來自存儲 器860或來自一個或多個計算機系統(tǒng)例如通過網(wǎng)絡890的服務器計算機 880。 一旦將設定為將操作的程序和數(shù)據(jù)加載至處理器810，處理器便執(zhí)行 與數(shù)據(jù)相關的程序的指令組，并向連接到其的I/0接口 830提供輸出850。
在一個實施例中，包含信息的程序例如用于執(zhí)行根據(jù)本發(fā)明的實施例 的方法的指令的程序被存儲在將被提供到1/0接口 830的一個或多個可移 除存儲介質(zhì)上，并被加栽到處理器810中?？蛇x地，將包含指令的程序從 存儲器860、可移除存儲介質(zhì)或一個或多個例如計算機系統(tǒng)880的其他的 計算機的存儲器、或網(wǎng)絡的其他存儲裝置傳輸?shù)秸{(diào)制解調(diào)器、網(wǎng)絡適配器 或I/O接口 830的其他裝置并由其進一步傳輸?shù)教幚砥?10。在處理器810 接收并將程序加載到存儲器中之后，然后關于提供給處理器810的數(shù)據(jù)組 來執(zhí)行程序。以這樣的方式，可根據(jù)本發(fā)明的實施例實施根據(jù)上述方法中 的一種或多種的自動改善電路設計的方法。
雖然根據(jù)其某些優(yōu)逸的實施例詳細地描述了本發(fā)明，但是可以對其做 出許多的修改和改進而不背離僅受下列所附權利要求限制的本發(fā)明的真實 范圍和精神。
權利要求
1. 一種改善超大規(guī)模集成電路的設計的方法，所述設計代表了在電路中互連的多個半導體器件，所述方法包括以下步驟(a)確定是否所述設計中的所述多個半導體器件中的一個器件的特征的邊緣可以沿一方向移動允許的范圍內(nèi)的距離，以便滿足所述電路的性能目標和匹配目標，并且如果是這樣的，(b)沿所述方向移動所述特征的所述邊緣所述距離，所述距離被計算為最好地滿足所述性能目標和所述匹配目標；(c)對所述多個半導體器件中的每一個器件重復步驟(a)和(b)；以及(d)如果需要，重復步驟(a)、(b)和(c)，直到認為充分滿足了所述電路的所述性能目標和所述匹配目標。
2. 根據(jù)權利要求l的方法，其中所述特征包括應力襯里。
3. 根據(jù)權利要求2的方法，其中步驟(b)包括移動所述特征的所述 邊緣所述計算的距離，即使這樣做會降低所述一個半導體器件的單獨的性 能。
4. 根據(jù)權利要求3的方法，其中通過設計規(guī)則限制所述允許的范圍。
5. 根據(jù)權利要求4的方法，其中所述設計規(guī)則要求所述邊緣與在其中 設置了所述半導體器件的有源半導體區(qū)域的邊緣之間的最小距離。
6. 根據(jù)權利要求2的方法，其中每個所述半導體器件包括具有這樣的 溝道晶體管，所述溝道的寬度在隔離區(qū)域的邊緣之間沿橫向方向延伸，并 且步驟(b)包括沿所述橫向方向移動所述應力襯里的所述邊緣。
7. 根據(jù)權利要求2的方法，其中每個所述半導體器件包括具有溝道的 晶體管，所述溝道的長度沿縱向方向延伸，所述溝道的寬度沿橫向方向延 伸，所述邊緣包括沿所述橫向方向延伸的所述應力襯里的笫 一邊緣和沿所 述縱向方向延伸的所迷應力襯里的第二邊緣，其中步驟(b)包括沿所述 縱向方向移動所述第一邊緣和沿所述橫向方向移動所述第二邊緣。
8. 根據(jù)權利要求7的方法，其中所述邊緣還包括遠離所述第一邊緣的 所述應力襯里的第三邊緣，并且步驟(b)包括沿所述縱向方向移動所述 第三邊緣。
9. 根據(jù)權利要求8的方法，其中所述邊緣還包括遠離所述第二邊緣的 所述應力襯里的第四邊緣，并且步驟(b)包括沿所述橫向方向移動所述 第四邊緣。
10. 根據(jù)權利要求2的方法，其中所述多個半導體器件包括具有溝道 的晶體管，所述溝道的寬度在有源半導體區(qū)域的邊緣之間沿橫向方向延伸， 并且步驟(b)還包括移動所述有源半導體區(qū)域的所述邊緣。
11. 根據(jù)權利要求2的方法，其中所述多個半導體器件包括晶體管并 且所述特征包括具有沿縱向方向延伸的長度的溝道，所述方法還包括，在 步驟(d)后，進行以下步驟(e )確定是否限定了所述溝道的寬度的有源半導體區(qū)域的第 一和第二 邊緣中的至少 一個邊緣可以沿第二方向移動允許的范圍內(nèi)的距離，以便滿 足所述電路的性能目標和匹配目標，并且如果是這樣的，(f) 沿所述第二方向移動所述至少一個邊緣所^巨離，所i^巨離祐:計 算為最好地滿足所述性能目標和所述匹配目標；(g) 對所述多個半導體器件中的每一個器件重復步驟(e)和(f);以及(h) 如果需要，重復步驟(e) 、 (f)和(g),直到認為充分滿足 了所述電路的所述性能目標和所述匹配目標。
12. 根據(jù)權利要求1的方法，其中每個所述多個半導體器件包括在有 源半導體區(qū)域中設置的晶體管，所述晶體管具有長度沿縱向方向延伸的溝道，通過隔離區(qū)域沿所述縱向方向?qū)⑺鼍w管與至少一個其他的晶體管 分離，并且步驟(b)包括沿所述縱向方向移動所述有源半導體區(qū)域的邊 緣。
13. 根據(jù)權利要求12的方法，其中所述晶體管具有柵極導體并且所述 邊緣沿所述縱向方向與所述柵極導體分離。
14. 根據(jù)權利要求2的方法，其中每個所述多個半導體器件包括在有 源半導體區(qū)域中設置的晶體管，所述晶體管具有長度沿縱向方向延伸的溝 道，通過隔離區(qū)域沿所述縱向方向?qū)⑺鼍w管與至少一個其他的晶體管 分離，所述方法還包括，在步驟(d)之后，執(zhí)行以下步驟(e )確定是否所述有源半導體區(qū)域的至少一個邊緣可以沿所述縱向方 向移動允許的范圍內(nèi)的距離，以便滿足所述電路的性能目標和匹配目標， 并且如果是這樣的，(f) 沿所述縱向方向移動所述至少一個邊緣所iiJ巨離，所i^巨離祐:計 算為最好地滿足所述性能目標和所述匹配目標；(g) 對所述多個半導體器件中的每一個器件重復步驟(e)和(f);以及(h) 如果需要，重復步驟(e) 、 (f)和(g)，直到認為充分滿足 了所述電路的所述性能目標和所述匹配目標。
15. —種改善超大規(guī)模集成電路的設計的可操作的信息處理系統(tǒng)，所 述設計代表了在電路中互連的多個半導體器件，包括裝置，用于進行確定是否所述設計中的所述多個半導體器件中的一個 器件的特征的邊緣可以沿第一方向移動允許的范圍內(nèi)的距離，以便滿足所 述電路的性能目標和匹配目標的步驟(a)，并且如果是這樣的，裝置，用于進行沿所述第一方向移動所述特征的所述邊緣所^巨離的 步驟(b)，其中所述距離被計算為最好地滿足所述性能目標和所述匹配 目標；裝置，用于進行對所述多個半導體器件中的每一個器件重復步驟(a) 和(b)的步驟(c);以及裝置，如果需要，用于進行重復步驟(a)、 (b)和(c)的步驟(d)， 直到認為充分滿足了所述電路的所述性能目標和所述匹配目標。
16. 根據(jù)權利要求15的信息處理系統(tǒng)，其中所迷特征包括應力襯里。
17. 根據(jù)權利要求15的信息處理系統(tǒng)，其中用于沿所述第一方向移動 所述特征的所述邊緣所^J巨離的所述裝置包括這樣的裝置，所述裝置用于移動所述特征的所述邊緣所述計算的距離，即4吏這樣做會降低所述一個半 導體器件的單獨的性能。
18. 根據(jù)權利要求17的信息處理系統(tǒng)，其中通過設計規(guī)則限制所述允 許的范圍。
19. 根據(jù)權利要求18的信息處理系統(tǒng)，其中所述設計規(guī)則要求所述邊 緣與在其中設置了所述半導體器件的有源半導體區(qū)域的邊緣之間的最小距 離。
全文摘要
本發(fā)明涉及在電路設計階段期間自動優(yōu)化器件結(jié)構。提供了一種改善超大規(guī)模集成電路的電路設計的方法，所述設計代表了在電路中互連的多個半導體器件。確定是否所述設計中的所述多個半導體器件中的一個器件的特征的邊緣可以沿第一方向移動允許的范圍內(nèi)的距離，以便滿足所述電路的性能目標和匹配目標。如果如此，沿所述第一方向移動所述邊緣所述距離，所述距離被計算為最好地滿足所述性能目標和所述匹配目標。對所述多個半導體器件中的每一個器件重復上述步驟。如果需要，重復上述步驟直到認為所述電路的所述性能目標和匹配目標得以充分滿足。
文檔編號G06F17/50GK101446993SQ20081014981
公開日2009年6月3日 申請日期2008年9月27日 優(yōu)先權日2007年11月29日
發(fā)明者D·奇丹巴爾拉奧, J·希伯勒, R·Q·威廉姆斯 申請人:國際商業(yè)機器公司