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在電路設計階段期間自動優(yōu)化器件結構的制作方法技術資料下載

技術編號:6466676

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本發(fā)明涉及微電子元件例如包括微電子器件的集成電路的設計和制造。背景技術在設計的電路設計階段期間,使用多種方法優(yōu)化版圖的晶體管的性能。例如,在共同受讓的Christopher J. Gonzalez等的題目為"Method for Implementing Overlay-Based Modification of VLSI Design Layout"的待批 準的美國申請No.l 1/278,162中,通過在i殳計規(guī)則允許的范圍內離溝道盡可 能遠地向外移動...
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