專利名稱：多路徑可存取半導(dǎo)體存儲(chǔ)器設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的實(shí)施例涉及半導(dǎo)體存儲(chǔ)設(shè)備。更具體地，本發(fā)明的實(shí)施例涉及多個(gè)處理器之間可適用的多路徑可存取(multipath accessible)半導(dǎo)體存儲(chǔ)器設(shè)備。
背景技術(shù)：
通常，具有多個(gè)存取端口的半導(dǎo)體存儲(chǔ)器設(shè)備被稱作多端口存儲(chǔ)器。具 有兩個(gè)存取端口的存儲(chǔ)器設(shè)備被稱作雙端口存儲(chǔ)器。典型的雙端口存儲(chǔ)器被 用作圖像處理視頻存儲(chǔ)器，其具有以隨機(jī)順序可存取的RAM(隨機(jī)存取存儲(chǔ) 器)端口和僅以連續(xù)順序可存取的SAM(連續(xù)存取存儲(chǔ)器)端口。動(dòng)態(tài)隨機(jī)存取 存儲(chǔ)器(DRAM)被配置成通過多個(gè)存取端口從存儲(chǔ)器單元陣列中的共享存儲(chǔ) 器區(qū)域進(jìn)行讀取或者向存儲(chǔ)器單元陣列中的共享存儲(chǔ)器區(qū)域進(jìn)行寫入。不具 有SAM端口的DRAM這里被稱作多路徑可存取半導(dǎo)體存儲(chǔ)器設(shè)備，以便區(qū) 分于多端口存儲(chǔ)器設(shè)備。多處理器系統(tǒng)已被利用于移動(dòng)通信系統(tǒng)，包括例如便攜式多媒體播放器、 電話機(jī)和PDA，以便獲取高速通信。這樣的系統(tǒng)如圖l所示，圖l是移動(dòng)通 信設(shè)備中可適用的多處理器系統(tǒng)的方框圖。第一處理器101和第二處理器201 經(jīng)由線路B3連接。第一存儲(chǔ)器301和DRAM 401通過確定的系統(tǒng)總線B1與 第一處理器101耦4妾。DRAM402和閃存302通過確定的總線B2與第二處理 器201耦接。第一處理器101可專用于提供用戶應(yīng)用功能，例如通信數(shù)據(jù)、 游戲等。第二處理器201可具有用于調(diào)制和/或解調(diào)通信信號(hào)的MODEM功能。閃存301和302可以是NOR型或NAND型。NOR閃存或NAND閃存 是非易失性存儲(chǔ)器，其具有包括浮動(dòng)?xùn)诺木w管存儲(chǔ)器單元。非易失性存儲(chǔ) 器被適配來存儲(chǔ)數(shù)據(jù)，而不管電源狀態(tài)如何。DRAM 401和402充當(dāng)用于相 應(yīng)處理器101和201的數(shù)據(jù)處理的主存儲(chǔ)器。在多處理器系統(tǒng)中，DRAM必 須被分配給每個(gè)處理器。盡管也可以使用UART、 SPI和SRAM接口，但是 它們只能適應(yīng)低速傳輸。因此，難以確保令人滿意的數(shù)據(jù)傳輸速度，而該令人滿意的數(shù)據(jù)傳輸速度會(huì)增加相應(yīng)存儲(chǔ)器配置的大小和成本。圖2是減少DRAM存儲(chǔ)器數(shù)量和整個(gè)存儲(chǔ)器大小同時(shí)增加數(shù)據(jù)傳輸速度 的多處理器配置。DRAM403通過總線Bl或B2連接到第一處理器101和第 二處理器201。第一處理器101通過總線B4耦接到閃存303，并且第二處理 器201通過總線B5耦接到閃存304以及通過線路B3連接到第一處理器101。 在DRAM403內(nèi)適配兩個(gè)端口，用于通過兩條路徑由第一處理器101和第二 處理器201來存取，該兩個(gè)端口中的每一個(gè)連接到總線B1、 B2。這樣的多端 口配置不同于具有單個(gè)端口的一般DRAM。US專利申請No.2003/0093628公開了一種具有共享存儲(chǔ)器區(qū)域的多處理 器系統(tǒng)。存儲(chǔ)器陣列由第一部分、第二部分和第三部分構(gòu)成。第一部分僅被 第一處理器存取。第二部分僅被第二處理器存取，以及第三部分是被第一處 理器和第二處理器存取的共享存儲(chǔ)器區(qū)域。在這種配置中，需要用于存儲(chǔ)器 陣列的第一部分、第二部分和第三部分的讀/寫路徑。典型地，對于傳統(tǒng)的處 理器(MODEM和應(yīng)用處理器)之間的通信已經(jīng)使用了 UART、 SPI或SRAM接 口。這種接口損害了傳輸速度并增加了設(shè)備管腳數(shù)。共享所分配的DRAM之 外的存儲(chǔ)器區(qū)域的處理器需要例如通過線路B3的處理器之間的傳輸接口連 接操作。另外，對于進(jìn)一步復(fù)雜系統(tǒng)同時(shí)增加成本的每個(gè)處理器，釆用閃存。 又者，這種接口連接損害了傳輸速度并增加了設(shè)備管腳數(shù)。隨著三維游戲或 圖像通信(HDPDA、 wibro等)中數(shù)據(jù)通信的增加，需要多處理器之間的高速接 口。因此，在多處理器系統(tǒng)中，需要共享一個(gè)DRAM和一個(gè)閃存，并且使用 多路徑可存取DRAM在特定處理器之間連^:,所述多路徑可存取DRAM不 直接連接到閃存但是可以通過DRAM間接存取閃存。發(fā)明內(nèi)容本發(fā)明的示例性實(shí)施例致力于一種能夠間接控制閃存在多個(gè)處理器之間 具有接口連接功能的半導(dǎo)體存儲(chǔ)器設(shè)備。在示例性實(shí)施例中，所述半導(dǎo)體存 儲(chǔ)器設(shè)備包括由第一處理器和第二處理器經(jīng)由不同的輸入/輸出端口存取的 共享存儲(chǔ)器區(qū)域。該共享存儲(chǔ)器區(qū)域被分配給存儲(chǔ)器單元陣列的一部分。閃 存位于共享存儲(chǔ)器區(qū)域的外部并且耦接到第二處理器。位于存儲(chǔ)器單元陣列 外部的內(nèi)部寄存器由第一處理器和第二處理器存取?？刂茊卧慌渲贸煽刂?與閃存相關(guān)的地址映射數(shù)據(jù)的存儲(chǔ)，從而即使當(dāng)僅第二處理器耦接到所述閃存，第 一處理器也通過使用共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器來間接存取閃存。所述控制單元被進(jìn)一步配置成將共享存儲(chǔ)器區(qū)域操作性地連接到第一處理器和第二處理器之一。


圖1是根據(jù)傳統(tǒng)技術(shù)的適用于移動(dòng)通信設(shè)備的多處理器系統(tǒng)的方框圖；圖2是根據(jù)傳統(tǒng)技術(shù)的多處理器系統(tǒng)的方框圖；圖3是根據(jù)本發(fā)明的具有多路徑可存取DRAM的多處理器系統(tǒng)的方框圖；圖4是圖3所示的多路徑可存取DRAM的方框圖； 圖5圖解說明了對圖4中所示的存儲(chǔ)器區(qū)域和內(nèi)部寄存器的地址分配； 圖6是圖解說明圖3的閃存的邏輯地址與物理地址之間的匹配示例的地 址映射表；圖7是與圖4中所示的共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器的多路徑存取相關(guān) 的電路的方框圖；圖8圖解說明了圖7的詳細(xì)電路；圖9是圖解說明圖4、圖7和圖8中所示的控制電路的示例電路圖； 圖9A是信號(hào)PA和PB的時(shí)序圖；圖IO是圖解說明圖7和圖8所示的地址復(fù)用器的示例電路圖；圖11是通過圖4的多路徑可存取DRAM將數(shù)據(jù)寫入閃存的處理器的寫操作的流程圖；和圖12是通過圖4的多路徑可存取DRAM從閃存讀取數(shù)據(jù)的處理器的讀操作的流程圖。
具體實(shí)施方式
現(xiàn)在在下文中將參考附圖來更全面地描述本發(fā)明，附圖中示出了本發(fā)明 的優(yōu)選實(shí)施例。然而，本發(fā)明能夠以許多不同的方式來體現(xiàn)，而不應(yīng)當(dāng)被曲 解為限于此處所闡述的實(shí)施例。相反，這些實(shí)施例被提供用來使得本公開透 徹完整，并且將向本領(lǐng)域的普通技術(shù)人員完全地表達(dá)本發(fā)明的范圍。附圖中， 相同的標(biāo)號(hào)在全文表示相同的元件。圖3是根據(jù)本發(fā)明實(shí)施例的具有共享使用閃存的多路徑可存取DRAM的多處理器系統(tǒng)的方框圖。多路徑可存取DRAM 400耦接在第一處理器100與 第二處理器200之間。第一處理器IOO可用于應(yīng)用處理，并且第二處理器200 可以是ASIC(特定用途集成電路)。DRAM 400也可以是例如靜態(tài)隨機(jī)存取存 儲(chǔ)器或者非易失性存儲(chǔ)器等。閃存300耦接到第二處理器200。第一處理器 100經(jīng)由總線Bl耦接到DRAM 400，并且第二處理器200經(jīng)由總線B2耦接 到DRAM 400。在初始系統(tǒng)引導(dǎo)中，閃存的地址映射數(shù)據(jù)通過表格被存儲(chǔ)在 DRAM 400的共享存儲(chǔ)器區(qū)域中。第一處理器100經(jīng)由DRAM 400與第二處 理器200進(jìn)行通信，而不使用外部接口連接，從而間接存取閃存300。以這 種方式，當(dāng)?shù)谝惶幚砥?00耦接到DRAM 400時(shí)，第一處理器100間接存取 與第二處理器200連接的閃存300。閃存的地址映射數(shù)據(jù)通過DRAM接口傳 遞并且被存儲(chǔ)在DRAM 400的共享存儲(chǔ)器區(qū)域中。圖3的多處理器系統(tǒng)可以 是便攜式計(jì)算設(shè)備或者移動(dòng)通信設(shè)備，例如蜂窩電話、雙向無線電通信系統(tǒng)、 單向?qū)ず魴C(jī)、雙向?qū)ず魴C(jī)等。盡管僅示出了第一處理器100和第二處理器200， 但是采用的處理器的數(shù)量可以是三個(gè)或者更多個(gè)。處理器可以是CPU、 ASIC、 數(shù)字信號(hào)處理器、微控制器、簡化命令集計(jì)算機(jī)、復(fù)雜命令集計(jì)算機(jī)或者它 們的組合。參考圖4,內(nèi)部寄存器50充當(dāng)DRAM400內(nèi)的接口單元，以便允許處理 器100與200之間的通信。內(nèi)部寄存器50包括信號(hào)量(semaphore)和郵箱區(qū)域， 并且適應(yīng)通過共享存儲(chǔ)器區(qū)域11的數(shù)據(jù)通信，所述共享存儲(chǔ)器區(qū)域11被處 理器100和200共同可存取。多路徑可存取DRAM 400包括組成存儲(chǔ)器單元 陣列的四個(gè)存儲(chǔ)器區(qū)域10、 11、 12和13以及位于存儲(chǔ)器單元陣列外部的內(nèi) 部寄存器50。在存儲(chǔ)器單元陣列外部還布置第一路徑單元20和第二路徑單 元21、復(fù)用器40和41、以及控制單元30。 DRAM 400可以具有兩個(gè)獨(dú)立的 端口。例如，第一端口 60連"l妄到總線Bl,第二端口 61連接到總線B2?？?線Bl和B2可以是通用輸入/輸出(GIPO)線。專用存儲(chǔ)器區(qū)域A(10)經(jīng)由第一端口 60被第一處理器100存取。包括存處理器200存取。另外，共享存儲(chǔ)器區(qū)域11經(jīng)由第一端口 60和第二端口 61 被第一處理器100和第二處理器200存取。內(nèi)存條(memory bank)B(ll)被分配 作為共享存儲(chǔ)器區(qū)域，以及存儲(chǔ)條A(IO)、 C(12)和D(13)被分配作為專用存儲(chǔ) 器區(qū)域，用于被每個(gè)相應(yīng)處理器存取。四個(gè)存儲(chǔ)器區(qū)域10-13中的每一個(gè)可以例如是64Mb、 128Mb、 256Mb、 512Mb或者1024Mb。
存儲(chǔ)表區(qū)域110被配置在共享存儲(chǔ)器區(qū)域11之內(nèi)，用于存儲(chǔ)閃存300的 地址映射數(shù)據(jù)。地址映射數(shù)據(jù)表示與物理地址對應(yīng)的閃存300的邏輯地址的 信息。內(nèi)部寄存器50充當(dāng)?shù)?一處理器100和第二處理器200之間的接口單元， 并且可以是觸發(fā)器、數(shù)據(jù)鎖存器或者SRAM單元。內(nèi)部寄存器50可被分為 信號(hào)量區(qū)域51、第一郵箱區(qū)域(郵件郵箱A到B: 52)、第二郵箱區(qū)域(郵件郵 箱B到A: 53)、 ^r查(CHK)位區(qū)域54和預(yù)留區(qū)域55。區(qū)域51 - 55可以被專 用行地址共同使能并且可以被應(yīng)用的列地址單獨(dú)存取。例如，當(dāng)存取與共享 存儲(chǔ)器區(qū)域11的特定行區(qū)域121對應(yīng)的行地址lFFF800h lFFFFFFh時(shí)，共 享存儲(chǔ)器區(qū)域的區(qū)域121被禁止，內(nèi)部寄存器50被使能。在信號(hào)量區(qū)域51 中，寫入對共享存儲(chǔ)器區(qū)域11的控制許可。在第一郵箱區(qū)域52和第二郵箱 區(qū)域53中，根據(jù)預(yù)定的傳輸方向?qū)懭虢o予計(jì)數(shù)器處理器的消息。該寫入的消 息可以例如是許可請求、指示閃存的邏輯/物理地址的數(shù)據(jù)的傳輸或者數(shù)據(jù)大 小、或者存儲(chǔ)數(shù)據(jù)的共享存儲(chǔ)器的地址。
控制單元30啟動(dòng)一控制命令，用于將閃存300的地址映射數(shù)據(jù)存儲(chǔ)在存 儲(chǔ)表區(qū)域110中。該控制命令允許第一處理器100通過利用共享存儲(chǔ)器區(qū)域 11和內(nèi)部寄存器50間接存取閃存300。即使僅當(dāng)?shù)诙幚砥?00耦接到閃存 300并且提供將共享存儲(chǔ)器區(qū)域11操作性地連接到第一處理器100和第二處 理器200之一的路徑時(shí)，也能夠完成上述步驟。信號(hào)線R1從第一端口 60連 接到控制單元30，以便傳遞經(jīng)由總線Bl從第一處理器100施加的第一外部 信號(hào)。信號(hào)線R2從第二端口 61連接到控制單元30,以便傳遞經(jīng)由總線B2 從第二處理器200施加的第二外部信號(hào)。第一外部信號(hào)和第二外部信號(hào)可以 包括行地址選通信號(hào)RASB、寫使能信號(hào)WEB和存儲(chǔ)條選擇地址BA,它們 經(jīng)由第一端口 60和第二端口 61被單獨(dú)施加。信號(hào)線Cl和C2中的每一條傳 遞路徑?jīng)Q定信號(hào)，以便將共享存儲(chǔ)器區(qū)域11操作性地連接到第一端口 61或 第二端口 62。
圖5提供了圖4的存儲(chǔ)器區(qū)域和內(nèi)部寄存器相對應(yīng)的地址分配。例如， 當(dāng)每個(gè)存儲(chǔ)條10-13具有16兆位的容量時(shí)，存儲(chǔ)條B中的2千位的存儲(chǔ)器 被確定為禁用區(qū)域。也就是，使能共享存儲(chǔ)器區(qū)域ll的一條可選行的特定行 地址(lFFF800h lFFFFFFh， 2KB大小=1行大小)可變地分配給內(nèi)部寄存器 50作為接口單元。當(dāng)應(yīng)用特定行地址(lFFF800h lFFFFFFh)時(shí)，與共享存儲(chǔ)器區(qū)域ll對應(yīng)的特定字線121被禁用，同時(shí)內(nèi)部寄存器被使能。結(jié)果，信號(hào)
量區(qū)域52和郵箱區(qū)域53被直接地址映射方法存取。通過解碼與相應(yīng)禁用地 址相關(guān)的命令來執(zhí)行對DRAM內(nèi)部寄存器的映射。以這種方式，芯片組的存
從而防止與采用開放策略的控制器相關(guān)的預(yù)充電錯(cuò)誤。信號(hào)量區(qū)域51、第一 郵箱區(qū)域52和第二郵箱區(qū)域53中的每一個(gè)可以具有例如16位的存儲(chǔ)器，并 且^r查(CHK)位區(qū)域54可以具有4位。
圖6是圖解說明閃存300的物理地址和邏輯地址的匹配的地址映射表。 地址區(qū)域LA1-LA8表示以一對一為基礎(chǔ)與物理地址區(qū)域PA1-PA10匹配的邏 輯地址。如果壞扇區(qū)位于閃存中，則邏輯地址不匹配物理地址。例如，箭頭 AR4將邏輯地址區(qū)域LA4與物理地址區(qū)域PA4相連接。如果與所選地址對應(yīng) 的存儲(chǔ)器單元有缺陷(BAD1),則邏輯地址如箭頭AR5所示地匹配到物理地址 區(qū)域PA5。結(jié)果，當(dāng)處理器存取具有邏輯地址OxOFFFFFFh的存儲(chǔ)器區(qū)域時(shí)， 處理器存取閃存的物理地址區(qū)域PA5。當(dāng)?shù)谝惶幚砥?00存取閃存300的邏
內(nèi)部寄存器50。在前一種情況下，第一處理器IOO可以參考共享存儲(chǔ)器區(qū)域 ll的存儲(chǔ)表區(qū)域llO。在后一種情況下，第二處理器200可以參考存儲(chǔ)表區(qū) 域110。閃存300的地址映射表被存儲(chǔ)在表區(qū)域110中并且是在初始系統(tǒng)引導(dǎo) 中被第二處理器200載入的數(shù)據(jù)。
圖8詳細(xì)地圖解說明了圖7的多路徑存取電路。復(fù)用器40和41被對稱 放置并且連接到控制單元30。輸入/輸出讀出放大器和驅(qū)動(dòng)器22以及輸入/輸 出讀出放大器和驅(qū)動(dòng)器23被對稱放置并且分別連接到復(fù)用器40和41。在共 享存儲(chǔ)器區(qū)域11中，DRAM單元4由一個(gè)存取晶體管AT和存儲(chǔ)電容器C構(gòu) 造來形成存儲(chǔ)器單元。DRAM單元4耦接到多條字線和多條位線的交叉點(diǎn)， 從而形成矩陣存儲(chǔ)條陣列。字線WL置于存取晶體管AT的柵極與行解碼器 75之間。行解碼器75響應(yīng)于行地址復(fù)用器71的所選行地址SADD將行解碼 信號(hào)施加到字線WL和寄存器50。構(gòu)成位線對的位線BLi耦接到存取晶體管 AT的漏極和列選擇晶體管Tl。互補(bǔ)位線BLBi耦接到列選擇晶體管T2。PMOS 晶體管Pl和P2以及NMOS晶體管Nl和N2耦接到位線對BLI、 BLBI并且 定義位線讀出放大器。讀出放大器驅(qū)動(dòng)晶體管PM1和NM1中的每一個(gè)接收 驅(qū)動(dòng)信號(hào)LAPG和LANG以便驅(qū)動(dòng)位線讀出放大器。由列選擇晶體管Tl和T2構(gòu)成的列選擇門6連接到列選擇線CSL,以便傳送列解碼器74的列解碼 信號(hào)。列解碼器74響應(yīng)于列地址復(fù)用器70的列選擇地址SCADD將列解碼 信號(hào)施加到列選擇線和寄存器50。
局部輸入/輸出線LIO(如圖7所示)對應(yīng)于與晶體管T10連接的局部輸入/ 輸出線對LIO，類似于圖8的線LIOB。晶體管T10和Tll定義第一復(fù)用器 7:F-MUX。當(dāng)這些晶體管被局部輸入/輸出線控制信號(hào)LIOC導(dǎo)通時(shí)，局部輸 入/輸出線對LI0、 LIOB被邏輯連接到全局輸入/輸出線對GI0、 GIOB。在數(shù) 據(jù)讀模式中，在局部輸入/輸出線對LIO、 LIOB上出現(xiàn)的數(shù)據(jù)被傳送到全局 輸入/輸出線對GIO、 GIOB。在數(shù)據(jù)寫模式中，將施加到全局輸入/輸出線對 GIO、 GIOB的寫數(shù)據(jù)傳送到局部輸入/輸出線對L10、 LIOB。局部輸入/輸出 線控制信號(hào)LIOC可以是響應(yīng)于從行解碼器75輸出的解碼信號(hào)而生成的信
當(dāng)從控制單元30輸出的路徑?jīng)Q定信號(hào)MA具有激活狀態(tài)時(shí)，經(jīng)由第二 復(fù)用器40將傳遞到全局輸入/輸出線對GIO、 GIOB的讀數(shù)據(jù)傳送到輸入/輸 出讀出放大器和驅(qū)動(dòng)器22。輸入/輸出讀出放大器和驅(qū)動(dòng)器22經(jīng)由數(shù)據(jù)路徑 根據(jù)傳送過程放大具有削弱電平的數(shù)據(jù)。從輸入/輸出讀出放大器和驅(qū)動(dòng)器22 輸出的讀數(shù)據(jù)經(jīng)由復(fù)用器和驅(qū)動(dòng)器26被傳送到第一端口 60。這時(shí)，路徑?jīng)Q 定信號(hào)MB處于未激活狀態(tài)，并且第二復(fù)用器41禁用。因此，截?cái)嗔说诙?理器200到共享存儲(chǔ)器區(qū)域11的存取操作。以這種方式，第二處理器200可 以經(jīng)由第二端口 61存取專用存儲(chǔ)器區(qū)域12和13，但是不能存取共享存儲(chǔ)器 區(qū)域ll。當(dāng)從控制單元30輸出的路徑?jīng)Q定信號(hào)MA處于激活狀態(tài)時(shí)，經(jīng)由 第一端口 60施加的寫數(shù)據(jù)通過復(fù)用器和驅(qū)動(dòng)器26、輸入/輸出讀出放大器和 驅(qū)動(dòng)器22以及第二復(fù)用器40被傳送到全局輸入/輸出線對GIO、 GIOB。當(dāng) 第一復(fù)用器7:F-MUX被激活時(shí)，寫數(shù)據(jù)被傳送到局部輸入/輸出線對LIO、 LIOB并且被存儲(chǔ)在所選存儲(chǔ)器單元4中。輸出緩沖器和驅(qū)動(dòng)器60-1以及輸 入緩沖器60-2可以對應(yīng)于或者被包含在第一端口 60中。
兩個(gè)輸入/輸出讀出放大器和驅(qū)動(dòng)器22和23被放置在共享存儲(chǔ)器區(qū)域11 中。復(fù)用器40和41具有相互互補(bǔ)的操作來防止兩個(gè)處理器同時(shí)從共享存儲(chǔ) 器區(qū)域ll中存取數(shù)據(jù)。第一處理器100和第二處理器200共同使用存在于全 局輸入/輸出線對GIO、 GIOB之間的電路設(shè)備和電路線來存取存儲(chǔ)器單元4。 特別地，局部輸入/輸出線對LIO、 LIOB被操作性地連接到全局輸入/輸出線對GIO、 GIOB。位線對BL、 BLB經(jīng)由列選擇信號(hào)CSL操作性地連接到局部 輸入/輸出線對LI0、 LIOB。安裝在位線對BL、 BLB上的位線讀出放大器5 經(jīng)由與位線BL連接的存取晶體管AT而讀出并放大來自存儲(chǔ)器單元4的數(shù) 據(jù)。輸入/輸出讀出放大器和驅(qū)動(dòng)器24專用于存儲(chǔ)器區(qū)域A(存儲(chǔ)條A)10,輸 入/輸出讀出放大器和驅(qū)動(dòng)器25專用于存儲(chǔ)器區(qū)域B(存儲(chǔ)條B)12。
如上所述，通過利用充當(dāng)接口單元的內(nèi)部寄存器50，處理器100和200 通過共同地可存取的共享存儲(chǔ)器區(qū)域11來執(zhí)行數(shù)據(jù)通信。處理器100間接存 取與處理器200連接的閃存300。以這種方式，可以通過共享存儲(chǔ)器區(qū)域， 而不是通過外部接口來執(zhí)行處理器之間的數(shù)據(jù)通信，并且在多處理器系統(tǒng)中 可以共同使用單個(gè)閃存。另外，當(dāng)經(jīng)由DRAM存儲(chǔ)器的內(nèi)部在處理器之間進(jìn) 行接口連接時(shí)，多個(gè)處理器可以高速存取所分配的共享存儲(chǔ)器區(qū)域，從而改 進(jìn)數(shù)據(jù)傳輸并且減少系統(tǒng)大小。
圖9圖解說明了具有由多個(gè)邏輯門構(gòu)成的門部件30a的控制單元30的示 例。門部件30a接收通過第一端口 60和第二端口 61提供的行地址選通信號(hào) RASB—A、 B、寫使能信號(hào)WEB—A、 B以及存儲(chǔ)條選擇地址BA—A、 B。門部 件30a生成具有如圖9A所示的定時(shí)的門信號(hào)PA和PB。當(dāng)門信號(hào)PA被輸出 為邏輯低時(shí)，路徑?jīng)Q定信號(hào)MA被輸出為邏輯低。當(dāng)門信號(hào)PA被輸出為邏 輯低時(shí)，門信號(hào)PB被維持為邏輯高，并且路徑?jīng)Q定信號(hào)MB被輸出為邏輯 高。當(dāng)行地址選通信號(hào)RASB經(jīng)由端口 60或61之一輸入時(shí)，門部件30a適 應(yīng)共享存儲(chǔ)器區(qū)域11。如果行地址選通信號(hào)RASB通過端口 60和61被同時(shí) 施加時(shí)，在系統(tǒng)內(nèi)具有優(yōu)先級的處理器對共享存儲(chǔ)器區(qū)域11進(jìn)行存取。控制 單元30包括反相器30b、 30c、 30h和30i、 NAND門30d和30e、延遲器件 30f和30g、以及NAND門30h和30i。路徑?jīng)Q定信號(hào)MA開始門信號(hào)PA的 延遲(特定時(shí)間)和鎖存。類似地，路徑?jīng)Q定信號(hào)MB開始門信號(hào)PB的延遲(特 定時(shí)間)和鎖存。
圖IO是圖解說明取決于輸入信號(hào)類型的圖7和圖8所示的行地址復(fù)用器 71或列地址復(fù)用器70定義的地址復(fù)用器的示例電路圖。列地址復(fù)用器70包 括由PMOS晶體管Pl-P4構(gòu)成的計(jì)時(shí)(clocked)CMOS反相器、NMOS晶體管 Nl-N4、以及由反相器INV1和INV2構(gòu)成的反相器鎖存器LA1。兩個(gè)列地址 A—CADD和B—CADD通過兩個(gè)輸入端被提供給列地址復(fù)用器70,并且這兩 個(gè)輸入之一通過路徑?jīng)Q定信號(hào)MA、MB的邏輯狀態(tài)來選擇并且被輸出為選擇列地址SCADD。 NMOS晶體管N5和NOR門NOR1被適配來形成反相器鎖 存器LA1的輸入端與地之間的放電路徑。反相器IN1和IN2適配來反相路徑 決定信號(hào)MA、 MB的邏輯狀態(tài)。
例如，當(dāng)路徑?jīng)Q定信號(hào)MA被施加邏輯低電平時(shí)，經(jīng)由第一端口60施 加的列地址A—CADD通過由PMOS晶體管P2和NMOS晶體管Nl構(gòu)成的反 相器來反相。該信號(hào)再次被反相器INV1反相并且^皮輸出為選擇列地址 SCADD。當(dāng)路徑?jīng)Q定信號(hào)MB被施加邏輯高電平時(shí)，可通過第二端口61施 加的列地址B—CADD不能被提供給鎖存器LA1的輸入端，因?yàn)橛蒔MOS晶 體管P4和NMOS晶體管N3構(gòu)成的反相器處于未激活狀態(tài)。結(jié)果，列地址 B—CADD未被輸出為選擇列地址SCADD。當(dāng)NOR門N0R1的輸出是邏輯高 時(shí)，NMOS晶體管N5導(dǎo)通，并且^t鎖存到鎖存器LA1的邏輯電平被重設(shè)為 邏輯低。
圖ll是圖解說明通過圖4所示的多路徑可存取DRAM400的處理器100 和200將數(shù)據(jù)寫入閃存300的寫操作的流程圖。相反地，圖12是圖解說明通 過圖4的多路徑可存取DRAM 400從閃存300讀取數(shù)據(jù)的處理器100和200 的讀操作的流程圖。盡管第一處理器100可被配置成在寫操作中僅使用閃存 的邏輯地址，但是它也可搜索與特定邏輯地址對應(yīng)的物理地址。當(dāng)?shù)谝惶幚?器100僅處理閃存300的邏輯地址時(shí)，第二處理器200必須搜索與邏輯地址 對應(yīng)的物理地址。首先，在圖3所示的多處理器系統(tǒng)的初始引導(dǎo)中，與閃存 300的邏輯地址相關(guān)的地址映射數(shù)據(jù)(AMD)及其相應(yīng)的物理地址通過使用第 二處理器200被載入共享存儲(chǔ)器區(qū)域的存儲(chǔ)表區(qū)域110中?？梢耘渲脙?nèi)部寄 存器50內(nèi)的信號(hào)量區(qū)域51和第二郵箱53,從而第二處理器200獲得控制許 可。該控制許可的獲得對使用共享存儲(chǔ)器區(qū)域11作為處理器的公共資源是必 需的，而沒有沖突。
通常，在典型DRAM存儲(chǔ)器的初始化步驟中，執(zhí)行兩次自動(dòng)刷新，然后 設(shè)定模式寄存器設(shè)置(MRS)信號(hào)。然而，在該實(shí)施例中，MRS信號(hào)是在完成 存儲(chǔ)器的初始化之前設(shè)置的。這防止了執(zhí)行自動(dòng)刷新。為了執(zhí)行自動(dòng)刷新操 作，共享存儲(chǔ)器區(qū)域ll的控制許可可被分配為對處理器200的默認(rèn)。當(dāng)處理 器100嘗試未經(jīng)許可使用共享存儲(chǔ)器區(qū)域11時(shí)，通過第一郵箱52將請求許 可的信號(hào)發(fā)送到處理器200。第一處理器100周期性地監(jiān)視信號(hào)量區(qū)域51, 以便檢查是否獲得控制可許。當(dāng)?shù)诙幚砥?00完成執(zhí)行時(shí)，釋放信號(hào)量區(qū)域51。因此，第一處理器IOO澄清信號(hào)量區(qū)域的釋放，并且獲取對共享存儲(chǔ) 器區(qū)域ll的存取許可，作為如圖11的步驟S10所示的公共資源。
在步驟S11,第一處理器100參考共享存儲(chǔ)器區(qū)域ll的存儲(chǔ)表區(qū)域IOO, 搜索與寫數(shù)據(jù)將被寫入的邏輯地址對應(yīng)的物理地址。例如，通過如圖6所示 存取地址映射表，第一處理器100搜索與閃存300的邏輯地址對應(yīng)的物理地 址。在步驟S12,第一處理器100在第一郵箱區(qū)域52中寫入閃存的物理地址、 寫數(shù)據(jù)大小、(寫數(shù)據(jù)^皮存儲(chǔ)的)共享存儲(chǔ)器區(qū)域11的地址、和寫命令。第一 處理器IOO也將寫數(shù)據(jù)寫入共享存儲(chǔ)器區(qū)域11。在步驟S13,第一處理器100 發(fā)送中斷信號(hào)INTb。在信號(hào)量區(qū)域51中出現(xiàn)為邏輯"1"的數(shù)據(jù)變?yōu)檫壿?0"， 因此第二處理器200識(shí)別出第一處理器IOO提供存取許可。因?yàn)閮?nèi)部寄存器 50的其他區(qū)域具有觸發(fā)器或鎖存型存儲(chǔ)器單元，因此不需要預(yù)充電。
周期性地檢查信號(hào)量區(qū)域51的第二處理器200確定在步驟S14是否接收 到發(fā)送INTb信號(hào)。如果接收到INTB信號(hào)，則在步驟S15,第二處理器在讀 取信號(hào)量區(qū)域51的標(biāo)志數(shù)據(jù)之后具有讀取許可。在步驟16,第二處理器200 獲取對共享存儲(chǔ)器區(qū)域11的使用優(yōu)先級，并且讀取被寫入到第一郵箱區(qū)域 52的內(nèi)容。在步驟S17，被寫入到共享存儲(chǔ)器區(qū)域11的數(shù)據(jù)被讀取并且所述 數(shù)據(jù)基于從第一郵箱區(qū)域52讀取的數(shù)據(jù)的內(nèi)容被寫入到閃存300的相應(yīng)物理 地址。通過將大約12伏到18伏的高壓施加到具有浮動(dòng)?xùn)诺拇鎯?chǔ)器單元晶體 管以生成F-N隧道操作，來執(zhí)行步驟S17中的閃存300的寫操作。該寫操作 典型用于NAND或者NOR閃存。
當(dāng)?shù)谝惶幚砥鱅OO在寫操作中僅處理閃存的邏輯地址時(shí)，跳過步驟Sll, 并且在步驟S12，在第一郵箱區(qū)域52中寫入閃存的邏輯地址。第二處理器200 基于來自存儲(chǔ)表區(qū)域110的信息搜索與邏輯地址對應(yīng)的物理地址。第二處理 器200直接搜索分配到閃存300的內(nèi)部的地址映射表。
圖12圖解說明了通過第一處理器100從閃存300讀取數(shù)據(jù)的操作。類似 于寫操作，第一處理器100可以在讀操作期間處理閃存的邏輯地址，但是也 可以搜索與邏輯地址對應(yīng)的物理地址。第一處理器100在步驟S20獲取對共 享存儲(chǔ)器區(qū)域11的存取許可。在步驟S21,第一處理器IOO參考共享存儲(chǔ)器 區(qū)域11的存儲(chǔ)表區(qū)域110來搜索與邏輯地址對應(yīng)的物理地址。在步驟S22, 第一處理器100在第一郵箱區(qū)域52中寫入閃存的物理地址、讀數(shù)據(jù)大小、(讀 數(shù)據(jù)將要被存儲(chǔ)到的)共享存儲(chǔ)器區(qū)域ll的地址、和讀命令。在步驟S23,第一處理器100發(fā)送中斷信號(hào)INTb。在信號(hào)量區(qū)域51中具有邏輯高"1"的數(shù) 據(jù)變?yōu)檫壿嫷?0",從而第二處理器200識(shí)別出第一處理器100已經(jīng)給予對 第二處理器的存取許可。
周期性地檢查信號(hào)量區(qū)域51的第二處理器200確定在步驟S24是否接收 到發(fā)送INTb信號(hào)。如果接收到INTb信號(hào)，則在步驟S25，第二處理器在讀 取信號(hào)量區(qū)域51的標(biāo)志數(shù)據(jù)之后具有讀取許可。在步驟S26，第二處理器200 獲取對共享存儲(chǔ)器區(qū)域ii的使用優(yōu)先級，并且讀取被寫入到第一郵箱區(qū)域52的內(nèi)容。在步驟S27,第二處理器200存取閃存300,并且基于從第一郵 箱區(qū)域52讀取的內(nèi)容來讀取用第一處理器IOO指定的相應(yīng)物理地址存儲(chǔ)的數(shù) 據(jù)。然后，在步驟S28,將讀取的數(shù)據(jù)寫入共享存儲(chǔ)器區(qū)域11的指定地址。 在步驟S29,第二處理器200將信息寫入第二郵箱區(qū)域53并且發(fā)送INTa信 號(hào)。第一處理器IOO檢查并澄清信號(hào)量區(qū)域51和第二郵箱區(qū)域53，并且讀 取閃存300的數(shù)據(jù)，所述閃存300的數(shù)據(jù)被ASIC(特定用途集成電路)200寫 入DRAM 400的共享存儲(chǔ)器區(qū)域11 。
通過將比寫操作相關(guān)的電壓要低的電壓施加到存儲(chǔ)器單元晶體管，來執(zhí) 行閃存300的讀操作。電壓電平的所述差提供了確定所選存儲(chǔ)器單元是否是 導(dǎo)通單元或者截止單元的方式。盡管參考圖12描述的方法描述了第一處理器 100作為對地址映射數(shù)據(jù)(AMD)的主搜索器，但是第一處理器100也可以被 配置來處理邏輯地址操作，并且第二處理器200可被用來搜索物理地址。
閃存300也可以是非易失性半導(dǎo)體存儲(chǔ)器，例如PRAM、 RRAM或者 MRAM等。另外，上述的四個(gè)存儲(chǔ)器區(qū)域可被配置成具有作為共享存儲(chǔ)器的器區(qū)域可被配置為共享存儲(chǔ)器區(qū)域。本實(shí)施例已被描述為包括兩個(gè)處理器。 然而，當(dāng)采用三個(gè)或更多個(gè)處理器時(shí)，三個(gè)或更多個(gè)相應(yīng)的端口可^Jt配在 一個(gè)DRAM中，并且三個(gè)處理器之一可被指定來存取預(yù)定的共享存儲(chǔ)器。而 且，盡管DRAM如上述作為示例描述，但是并沒有限制本發(fā)明的技術(shù)精神， 并且本發(fā)明的技術(shù)精神可擴(kuò)展到靜態(tài)隨機(jī)存取存儲(chǔ)器或者非易失性存儲(chǔ)器 等。
盡管已經(jīng)結(jié)合附圖中描述的本發(fā)明的實(shí)施例描述了本發(fā)明，但是本發(fā)明 不限于此。本領(lǐng)域的普通技術(shù)人員應(yīng)當(dāng)理解在不背離本發(fā)明的范疇和精神的 情況下可以對其進(jìn)行各種替換、修改和變化。相關(guān)申請的交叉引用
本專利申請要求在于2007年4月11日提交的韓國專利申請
No. 10-2007-0035485的利益，其全部公開在此并入作為參考。
權(quán)利要求
1. 一種半導(dǎo)體存儲(chǔ)器設(shè)備，包括由第一處理器和第二處理器經(jīng)由不同的輸入/輸出端口存取的共享存儲(chǔ)器區(qū)域，所述共享存儲(chǔ)器區(qū)域被分配到存儲(chǔ)器單元陣列的一部分；位于存儲(chǔ)器單元陣列外部并且由第一處理器和第二處理器存取的內(nèi)部寄存器；和控制單元，被配置成控制與閃存相關(guān)的地址映射數(shù)據(jù)的存儲(chǔ)，從而即使當(dāng)僅第二處理器耦接到所述閃存，第一處理器也通過使用共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器來間接存取閃存，所述控制單元進(jìn)一步被配置成將共享存儲(chǔ)器區(qū)域操作性地連接到第一處理器和第二處理器之一。
2. 如權(quán)利要求l所述的設(shè)備，其中存儲(chǔ)器單元陣列具有可由第一處理器 或第二處理器排它地存取的專用存儲(chǔ)器區(qū)域。
3. 如權(quán)利要求l所述的設(shè)備，其中內(nèi)部寄存器相應(yīng)于共享存儲(chǔ)器區(qū)域的 特定地址而被替代地存取。
4. 如權(quán)利要求1所述的設(shè)備，其中地址映射數(shù)據(jù)包括閃存的邏輯地址和 映射到該邏輯地址的物理地址。
5. 如權(quán)利要求3所述的設(shè)備，其中內(nèi)部寄存器包括由列地址區(qū)分的信號(hào) 量區(qū)域和郵箱區(qū)域。
6. 如權(quán)利要求1所述的設(shè)備，其中共享存儲(chǔ)器區(qū)域由DRAM單元形成， 并且內(nèi)部寄存器由觸發(fā)器構(gòu)成。
7. 如權(quán)利要求4所述的設(shè)備，其中當(dāng)存取閃存時(shí)，第一處理器將與閃存 的邏輯地址對應(yīng)的物理地址應(yīng)用于內(nèi)部寄存器。
8. 如權(quán)利要求4所述的設(shè)備，其中當(dāng)存取閃存時(shí)，第一處理器將閃存未 經(jīng)動(dòng)過的邏輯地址應(yīng)用于內(nèi)部寄存器。
9. 如權(quán)利要求5所述的設(shè)備，還包括所述郵箱區(qū)域內(nèi)的傳輸郵箱區(qū)域， 所述第一處理器被配置成將寫數(shù)據(jù)寫入共享存儲(chǔ)器區(qū)域，第一處理器被進(jìn)一 步配置成將閃存的物理地址、與寫數(shù)據(jù)相關(guān)的數(shù)據(jù)大小、寫數(shù)據(jù)被寫入的共 享存儲(chǔ)器區(qū)域的地址、和寫命令存儲(chǔ)到所述傳輸郵箱區(qū)域。
10. 如權(quán)利要求9所述的設(shè)備，其中所述第二處理器獲取對共享存儲(chǔ)器 區(qū)域的使用優(yōu)先級，并且存取傳輸郵箱以便從共享存儲(chǔ)器區(qū)域讀取寫數(shù)據(jù)，所述第二處理器將寫數(shù)據(jù)寫入閃存的物理地址。
11. 一種第一處理器和第二處理器使用的半導(dǎo)體存儲(chǔ)器，所述第二處理器耦接到第一閃存設(shè)備，所述半導(dǎo)體存儲(chǔ)器包括由存儲(chǔ)器單元陣列的內(nèi)存條限定的共享存儲(chǔ)器區(qū)域，所述共享存儲(chǔ)器區(qū) 域由第一處理器和第二處理器經(jīng)由相應(yīng)的輸入/輸出端口選擇性地存取，所述 共享存儲(chǔ)器區(qū)域被配置成存儲(chǔ)與所述閃存設(shè)備相關(guān)的地址映射數(shù)據(jù)；位于存儲(chǔ)器單元陣列外部并且由第一處理器和第二處理器選擇性地存取 的接口連接單元，所述接口連接單元被配置成提供共享存儲(chǔ)器區(qū)域的特定地 址，從而第一存儲(chǔ)器通過共享存儲(chǔ)器區(qū)域存取閃存；和控制單元，被配置成響應(yīng)從第一處理器和第二處理器施加的外部信號(hào)而 形成所述輸入端口的第一部分與共享存儲(chǔ)器區(qū)域之間的數(shù)據(jù)存取路徑。
12. 如權(quán)利要求11所述的裝置，其中接口連接單元包括 信號(hào)量區(qū)域；和由列地址區(qū)分的第 一 郵箱區(qū)域和第二郵箱區(qū)域。
13. 如權(quán)利要求12所述的裝置，其中存儲(chǔ)器單元陣列包括由第一處理器 和第二處理器單獨(dú)存取的專用存儲(chǔ)器區(qū)域。
14. 如權(quán)利要求13所述的裝置，其中地址映射數(shù)據(jù)包含與閃存相關(guān)的邏 輯地址和映射到該邏輯地址的物理地址。
15. 如權(quán)利要求12所述的裝置，其中第一處理器被進(jìn)一步配置成向第一 郵箱區(qū)域?qū)懭腴W存的物理地址、數(shù)據(jù)大小、讀數(shù)據(jù)將要進(jìn)入的共享存儲(chǔ)器區(qū) 域的指定地址和讀命令。
16. 如權(quán)利要求15所述的裝置，其中所述第二處理器被配置成獲取與共 享存儲(chǔ)器區(qū)域相關(guān)的使用優(yōu)先級，所述第二處理器存取第 一郵箱區(qū)域以便從 閃存的物理地址讀取數(shù)據(jù)，所述第二處理器被進(jìn)一步配置成將讀數(shù)據(jù)寫入共 享存儲(chǔ)器區(qū)域的指定地址。
17. 如權(quán)利要求12所述的裝置，其中第一處理器被配置成將寫數(shù)據(jù)寫入 共享存儲(chǔ)器區(qū)域，所述第一處理器向第一郵箱區(qū)域?qū)懭腴W存的邏輯地址、數(shù) 據(jù)大小、寫數(shù)據(jù)被寫入的共享存儲(chǔ)器區(qū)域的地址和寫命令。
18. 如權(quán)利要求17所述的裝置，其中第二處理器被配置成獲取與共享存 儲(chǔ)器區(qū)域相關(guān)的使用優(yōu)先級，所述第二處理器被進(jìn)一步配置成存取第一郵箱 區(qū)域以便從共享存儲(chǔ)器區(qū)域讀取寫數(shù)據(jù)，所述第二處理器從共享存儲(chǔ)器區(qū)域所述第二 處理器將寫數(shù)據(jù)寫入閃存。
19. 如權(quán)利要求12所述的裝置，其中第一處理器向第一郵箱區(qū)域?qū)懭腴W 存的邏輯地址、數(shù)據(jù)大小、讀數(shù)據(jù)將要進(jìn)入的共享存儲(chǔ)器區(qū)域的指定地址和 讀命令。
20. 如權(quán)利要求19所述的裝置，其中第二處理器被配置成獲取對共享存 儲(chǔ)器區(qū)域的使用優(yōu)先級，并且之后讀取第一郵箱區(qū)域以便從共享存儲(chǔ)器區(qū)域 中搜索與閃存的邏輯地址對應(yīng)的物理地址，所述第二處理器被進(jìn)一步配置成 從閃存中讀取數(shù)據(jù)以及將讀數(shù)據(jù)寫入共享存儲(chǔ)器區(qū)域的指定地址。
21. —種半導(dǎo)體存儲(chǔ)器設(shè)備的驅(qū)動(dòng)方法，該半導(dǎo)體存儲(chǔ)器設(shè)備包括共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器，共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器中的每一個(gè)對第一處理器和第二處理器可存取，所述方法包括在共享存儲(chǔ)器區(qū)域中存儲(chǔ)與閃存相關(guān)的地址映射數(shù)據(jù)；和 將共享存儲(chǔ)器區(qū)域操作性地連接到第一處理器和第二處理器之一，從而即使當(dāng)僅第二處理器耦接到閃存時(shí)，第 一處理器通過使用共享存儲(chǔ)器區(qū)域和 內(nèi)部寄存器來間接存取閃存。
22. —種通過半導(dǎo)體存儲(chǔ)器設(shè)備將數(shù)據(jù)寫入閃存的方法，所述半導(dǎo)體存 儲(chǔ)器設(shè)備包括存儲(chǔ)器單元陣列的共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器，共享存儲(chǔ)器 區(qū)域和內(nèi)部寄存器中的每一個(gè)對第一處理器和第二處理器可存取，所述方法 包括在具有閃存的系統(tǒng)的初始引導(dǎo)期間，允許第二處理器將與閃存相關(guān)的地 址映射數(shù)據(jù)從第二處理器載入到共享存儲(chǔ)器區(qū)域；允許第一處理器將寫數(shù)據(jù)從第一處理器寫入共享存儲(chǔ)器區(qū)域；允許第一處理器將閃存的物理地址、數(shù)據(jù)大小、寫數(shù)據(jù)被寫入的共享存 儲(chǔ)器區(qū)域的指定地址和寫命令寫入郵箱區(qū)域中包含的傳輸郵箱區(qū)域；允許第二處理器存取傳輸郵箱區(qū)域，以便從共享存儲(chǔ)器區(qū)域的指定地址 讀取寫數(shù)據(jù)；和允許第二處理器將寫數(shù)據(jù)寫入讀取的閃存的物理地址。
23. —種移動(dòng)通信系統(tǒng)，包括 第一處理器，用于執(zhí)行第一確定任務(wù)； 第二處理器，用于執(zhí)行第二確定任務(wù)；耦接到第二處理器的閃存；和集成動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，包括共享存儲(chǔ)器區(qū)域、內(nèi)部寄存器和控制單 元，共享存儲(chǔ)器區(qū)域由第一處理器和第二處理器經(jīng)由不同的端口來存取并且 被分配到存儲(chǔ)器單元陣列的一部分，內(nèi)部寄存器位于存儲(chǔ)器單元陣列外部并 且由第一處理器和第二處理器來存取，控制單元將閃存的地址映射數(shù)據(jù)存儲(chǔ) 在共享存儲(chǔ)器區(qū)域中，從而第一處理器通過使用共享存儲(chǔ)器區(qū)域和內(nèi)部寄存 器來間接存取閃存，所述控制單元被配置成控制通信路徑來將共享存儲(chǔ)器區(qū) 域操作性地連接到第一處理器和第二處理器之一。
全文摘要
一種多路徑可存取半導(dǎo)體存儲(chǔ)器設(shè)備提供在間接控制閃存的多個(gè)處理器之間的接口連接功能。所述多路徑可存取半導(dǎo)體存儲(chǔ)器設(shè)備包括共享存儲(chǔ)器區(qū)域、內(nèi)部寄存器和控制單元。共享存儲(chǔ)器區(qū)域由第一處理器和第二處理器經(jīng)由不同的端口存取，并且被分配給存儲(chǔ)器單元陣列的一部分。內(nèi)部寄存器位于存儲(chǔ)器單元陣列的外部并且由第一處理器和第二處理器存取?？刂茊卧峁┡c共享存儲(chǔ)器區(qū)域外部的閃存相關(guān)的地址映射數(shù)據(jù)的存儲(chǔ)，從而即使當(dāng)僅第二處理器耦接到所述閃存，第一處理器也通過使用共享存儲(chǔ)器區(qū)域和內(nèi)部寄存器來間接存取閃存。所述控制單元控制共享存儲(chǔ)器區(qū)域與第一處理器和第二處理器之一之間的連接路徑。處理器共享閃存，并且多處理器系統(tǒng)具有緊湊的大小，從而明顯地減少了多處理器系統(tǒng)內(nèi)利用的存儲(chǔ)器的成本。
文檔編號(hào)G06F13/18GK101286144SQ20081009119
公開日2008年10月15日 申請日期2008年4月9日 優(yōu)先權(quán)日2007年4月11日
發(fā)明者孫漢求, 權(quán)鎮(zhèn)亨, 李東瑀 申請人:三星電子株式會(huì)社