專利名稱：一種∑δ調(diào)制器開關(guān)電流集成電路的參數(shù)設(shè)計(jì)優(yōu)化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種∑Δ調(diào)制器開關(guān)電流集成電路的參數(shù)設(shè)計(jì)優(yōu)化方法。

背景技術(shù)：
基于∑Δ調(diào)制器的模數(shù)轉(zhuǎn)換器是利用過采樣技術(shù)獲得高效高分辨率、低靈敏度的模數(shù)轉(zhuǎn)換器，比傳統(tǒng)的具有Nyquist采樣技術(shù)更適合現(xiàn)代標(biāo)準(zhǔn)CMOS技術(shù)。∑Δ調(diào)制器主要有基于開關(guān)電容技術(shù)、開關(guān)電流技術(shù)的兩種，與開關(guān)電容電路相比，兼容CMOS數(shù)字工藝的開關(guān)電流電路具有工作頻率高、功耗小，適合模數(shù)混合設(shè)計(jì)，芯片面積小，工作電壓低的優(yōu)點(diǎn)。然而，由不完善MOS晶體管工作引起的開關(guān)電流非理想性能如電荷注入誤差、輸入輸出電導(dǎo)比誤差、設(shè)置誤差、噪聲誤差等影響了開關(guān)電流技術(shù)在各領(lǐng)域中的廣泛應(yīng)用。因此，在采用開關(guān)電流技術(shù)進(jìn)行電路設(shè)計(jì)時(shí)，為了達(dá)到應(yīng)用的性能指標(biāo)，一系列電路構(gòu)建模塊性能參數(shù)必需設(shè)定并預(yù)先進(jìn)行仔細(xì)的優(yōu)化。但由于其過采樣特性，采用Spice的晶體管級(jí)仿真需要極長(zhǎng)的CPU時(shí)間，達(dá)到幾天甚至幾周。


發(fā)明內(nèi)容
為了解決采用開關(guān)電流集成電路的∑Δ調(diào)制器的設(shè)計(jì)優(yōu)化所存在上述的技術(shù)問題，本發(fā)明提供一種∑Δ調(diào)制器開關(guān)電流集成電路的參數(shù)設(shè)計(jì)優(yōu)化方法。
本發(fā)明解決上述技術(shù)問題的技術(shù)方案包括以下步驟 將∑Δ調(diào)制器開關(guān)電流集成電路的非理想因素用電流量來表示； 建立∑Δ調(diào)制器的SIMULINK模型； 在Simulink模塊中采用S函數(shù)來實(shí)現(xiàn)參數(shù)傳遞與計(jì)算； 進(jìn)行行為仿真，根據(jù)仿真結(jié)果對(duì)電路的結(jié)構(gòu)設(shè)計(jì)、諧波失真和CMOS器件參數(shù)的選擇進(jìn)行分析優(yōu)化，綜合出設(shè)計(jì)所需的器件參數(shù)。
本發(fā)明的技術(shù)效果在于本發(fā)明通過計(jì)算晶體管模型參數(shù)與誤差的關(guān)系，對(duì)電路的非理想特性如電荷注入誤差、輸入輸出電導(dǎo)比誤差、設(shè)置誤差、噪聲誤差等進(jìn)行了SIMULINK行為建模。并且采用S函數(shù)完成開關(guān)電流離散系統(tǒng)的參數(shù)傳遞及計(jì)算，極大地提高了仿真效率。這種基于Matlab/Simulink的開關(guān)電流∑Δ調(diào)制器的模型，可以有效地將調(diào)制器的設(shè)計(jì)參數(shù)映射入模型，快速地進(jìn)行調(diào)制器的性能誤差分析，從而綜合出有效的設(shè)計(jì)模型。
下面結(jié)合附圖對(duì)本發(fā)明作進(jìn)一步的說明。



圖1為本發(fā)明的開關(guān)電流電路中電荷注入示意圖。
圖2為本發(fā)明中開關(guān)電流存儲(chǔ)單元等效電路。
圖3為本發(fā)明中SI存儲(chǔ)單元設(shè)置誤差效應(yīng)小信號(hào)等效電路。
圖4為本發(fā)明中綜合各種非理想因素的開關(guān)電流∑-Δ調(diào)制器模型。
圖5為本發(fā)明中電荷注入誤差模型及S函數(shù)程序。
圖6為本發(fā)明中電荷注入(a)與電導(dǎo)比(b)的輸出功率譜誤差效應(yīng)頻率。

具體實(shí)施例方式 下面描述∑Δ調(diào)制器開關(guān)電流集成電路的設(shè)計(jì)優(yōu)化方法的具體步驟 將∑Δ調(diào)制器開關(guān)電流集成電路的非理想因素用電流量來表示。
開關(guān)電流電路的開關(guān)電流存儲(chǔ)單元的非理想因素包括設(shè)置誤差、注入電荷誤差，輸入輸出電導(dǎo)比率誤差、噪聲誤差等，這些非理想因素對(duì)開關(guān)電流存儲(chǔ)單元的行為、積分器以及調(diào)制器性能產(chǎn)生不良的影響，導(dǎo)致輸出信噪比下降，下面分析這些非理想因素的影響。
電荷注入誤差電荷注入誤差也稱為時(shí)鐘饋通誤差。參見圖1，在采樣周期，溝道電容存儲(chǔ)了電荷，電荷的數(shù)量取決于存儲(chǔ)晶體管柵極電位電平的大小。當(dāng)開關(guān)關(guān)斷時(shí)，大部分的電荷注入到柵源電容中，導(dǎo)致一個(gè)誤差柵極電平并形成輸出誤差電流。輸出電流受電荷注入誤差的影響表示為 式中α是晶體管M1、M2面積比，β為晶體管電流增益。Vc為誤差柵極電平，且有 式中C1和C2是開關(guān)晶體管的柵漏覆蓋電容，Cg1、Cg2是存儲(chǔ)晶體管柵源電容。Cox為存儲(chǔ)晶體管柵氧化區(qū)單位面積電容。Vg3是開關(guān)晶體管柵極電壓，VT是開關(guān)晶體管域值電壓。
輸出輸入電導(dǎo)比誤差在開關(guān)電流存儲(chǔ)單元的取樣相與保持相兩種狀態(tài)間，溝道長(zhǎng)度調(diào)制效應(yīng)與漏一柵電容效應(yīng)使得漏極電壓變化引起電流鏡誤差。參見圖2的等效電路，其輸出電流泰勒級(jí)數(shù)展開式為 式中 Cdg、Cgs、gds分別為存儲(chǔ)晶體管漏柵電容、柵源電容和漏源電導(dǎo)，β為晶體管電流增益，λn、λp分別為M與MB溝道長(zhǎng)度調(diào)制系數(shù)。相關(guān)參數(shù)的計(jì)算公式如下 Vt＝Vt0(Vsb＝0)

設(shè)置誤差參見圖3，由于設(shè)置誤差導(dǎo)致的開關(guān)電流存儲(chǔ)單元在時(shí)域的輸出電流為 iout(n)＝-(1-εs-εs2)iin((n-1)/2) 式中εs＝e-T/(2τ)，，即開關(guān)電流的建立時(shí)間取決于輸入節(jié)點(diǎn)電容和跨導(dǎo)的比值，不同的時(shí)間常數(shù)將影響調(diào)整精度；。將正弦信號(hào)參數(shù)代入上式并進(jìn)行傅立葉展開可得到三次諧波分量為 噪聲誤差在寬帶應(yīng)用中開關(guān)電流熱噪聲具有白噪聲的特征，熱噪聲對(duì)輸出電流信號(hào)影響如下式所示 式中，k為玻爾茨曼常數(shù)，T為絕對(duì)溫標(biāo)，C為柵源等效電容，gm為晶體管跨導(dǎo)，n(t)表示單位標(biāo)準(zhǔn)差的高斯隨機(jī)過程，b為調(diào)制器中的積分器增益。
綜合考慮上述非理想因素，建立調(diào)制器的SIMULINK模型綜合考慮上述各種非理想因素而建立的2階調(diào)制器的模型如圖4所示，非理想因素的模塊可以單獨(dú)地加到積分器或調(diào)制器上，能夠單獨(dú)分析某一個(gè)因素對(duì)電路性能的影響，也可以綜合考慮全部非理想因素的效應(yīng)。
在Simulink模塊中采用S函數(shù)來實(shí)現(xiàn)參數(shù)傳遞與計(jì)算本發(fā)明中開關(guān)電流電路的描述方程涉及比較多的參數(shù)和代數(shù)關(guān)系，在SIMULINK模型中采用S函數(shù)進(jìn)行參數(shù)傳遞和計(jì)算，S-函數(shù)使動(dòng)態(tài)系統(tǒng)具有交互功能，以連續(xù)、離散或連續(xù)離散混合方式最大程度地使自身與系統(tǒng)相適應(yīng)，表征系統(tǒng)動(dòng)態(tài)特性，從而極大地提高仿真進(jìn)度與速度。
進(jìn)行行為仿真，根據(jù)仿真結(jié)果對(duì)電路的結(jié)構(gòu)設(shè)計(jì)、諧波失真和CMOS器件參數(shù)的選擇進(jìn)行分析優(yōu)化，綜合出設(shè)計(jì)所需的器件參數(shù)。
本發(fā)明的具體應(yīng)用實(shí)施例 輸出功率與信號(hào)噪聲SNDR的計(jì)算以0.35μmTSMC MOS管為例，其參數(shù)如表2所示，利用Matlab軟件對(duì)提取的相關(guān)參數(shù)進(jìn)行計(jì)算，求出各模塊相關(guān)系數(shù)，系統(tǒng)加上1KHz正弦信號(hào)以及2.048MHz采樣頻率。
單獨(dú)引入電荷注入誤差進(jìn)行調(diào)制器的頻譜分析(參見圖5(a))表明，電荷注入對(duì)于噪聲頻譜的影響較為明顯，特別是εq小于0.5％范圍內(nèi)低頻噪聲頻譜變化明顯，大于0.5％后對(duì)輸出頻譜的影響程度降低。這種誤差產(chǎn)生的諧波失真并不明顯。與之對(duì)應(yīng)的是引入電導(dǎo)比誤差效應(yīng)后，除噪聲頻譜升高外，3次諧波也明顯提高，如圖5(b)所示。將輸出結(jié)果導(dǎo)出到Matlab進(jìn)行65536點(diǎn)的FFT以及SNR計(jì)算。相關(guān)參數(shù)和計(jì)算結(jié)果如圖7所示。為區(qū)分非理想因素的影響，對(duì)不同時(shí)鐘頻率進(jìn)行了半程(-6dB輸入信號(hào)電平)信噪比計(jì)算，參見圖6(a)，時(shí)鐘頻率低于1.8MHz時(shí)，SNR隨頻率線性增大，因此主要影響調(diào)制器性能的是量化噪聲。時(shí)鐘頻率超過1.8MHz后SNR上升緩慢，噪聲誤差效應(yīng)比較明顯。當(dāng)時(shí)鐘信號(hào)繼續(xù)增大，受fs影響的設(shè)置誤差對(duì)調(diào)制器的性能影響較大?？紤]各種非理想因素作用，優(yōu)化得到開關(guān)電流調(diào)制器的主要參數(shù)(見表2)，此時(shí)開關(guān)電流調(diào)制器的輸出最高信噪比約為52dB(見圖6(b))。
表2 CMOS模型及調(diào)制器參數(shù)
權(quán)利要求
1.一種∑Δ調(diào)制器開關(guān)電流集成電路的設(shè)計(jì)優(yōu)化方法，包括以下步驟
將∑Δ調(diào)制器開關(guān)電流集成電路的非理想因素用電流量來表示；
建立∑Δ調(diào)制器的SIMULINK模型；
在Simulink模塊中采用S函數(shù)來實(shí)現(xiàn)參數(shù)傳遞與計(jì)算；
進(jìn)行行為仿真，根據(jù)仿真結(jié)果對(duì)電路的結(jié)構(gòu)設(shè)計(jì)、諧波失真和CMOS器件參數(shù)的選擇進(jìn)行分析優(yōu)化，綜合出設(shè)計(jì)所需的器件參數(shù)。
2.根據(jù)權(quán)利要求1所述的∑Δ調(diào)制器開關(guān)電流集成電路的設(shè)計(jì)優(yōu)化方法，所述非理想因素包括電荷注入誤差、輸入輸出電導(dǎo)比誤差、設(shè)置誤差、噪聲誤差，電荷注入誤差表示為
式中α是晶體管M1、M2面積比，β為晶體管電流增益；
輸入輸出電導(dǎo)比誤差表示為
式中
Cdg、Cgs、gds分別為存儲(chǔ)晶體管漏柵電容、柵源電容和漏源電導(dǎo)，β為晶體管電流增益，λn、λp分別為M與MB溝道長(zhǎng)度調(diào)制系數(shù)；
設(shè)置誤差表示為
iout(n)＝-(1-εs-εs2)iin((n-1)/2)
式中εs＝e-T/(2τ)，
噪聲誤差表示為
式中，k為玻爾茨曼常數(shù)，T為絕對(duì)溫標(biāo)，C為柵源等效電容，gm為晶體管跨導(dǎo)，n(t)表示單位標(biāo)準(zhǔn)差的高斯隨機(jī)過程，b為調(diào)制器中的積分器增益。
全文摘要
本發(fā)明公開了一種∑Δ調(diào)制器開關(guān)電流集成電路的設(shè)計(jì)優(yōu)化方法，包括以下步驟將∑Δ調(diào)制器開關(guān)電流集成電路的非理想因素用電流量來表示；建立∑Δ調(diào)制器的SIMULINK模型；在Simulink模塊中采用S函數(shù)來實(shí)現(xiàn)參數(shù)傳遞與計(jì)算；進(jìn)行行為仿真，根據(jù)仿真結(jié)果對(duì)電路的結(jié)構(gòu)設(shè)計(jì)、諧波失真和CMOS器件參數(shù)的選擇進(jìn)行分析優(yōu)化，綜合出設(shè)計(jì)所需的器件參數(shù)。本發(fā)明方法具有高仿真效率、精度高和速度快等特點(diǎn)。
文檔編號(hào)G06F17/50GK101246507SQ200710303459
公開日2008年8月20日 申請(qǐng)日期2007年12月29日 優(yōu)先權(quán)日2007年12月29日
發(fā)明者何怡剛, 郭杰榮, 劉美容, 祝文姬, 穎 張 申請(qǐng)人:湖南大學(xué)