專利名稱：擴展同步時鐘的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及產(chǎn)生時鐘信號的方法和電路。
背景技術(shù)：
芯片的第 一 區(qū)域中的時鐘源可用于提供芯片的不同區(qū)域中、甚 至芯片外的擴展時鐘，以實現(xiàn)同步數(shù)據(jù)傳送。例如，在存儲控制器 中，通常從來自存儲控制器的主時鐘產(chǎn)生芯片外存儲器的系統(tǒng)存儲 器時鐘。
參照圖1， 一般性地示出用于產(chǎn)生擴展時鐘的電路。它包括接收
時鐘參考信號(REF CLK)并從其中產(chǎn)生驅(qū)動時鐘樹104的輸出時 鐘信號的鎖相環(huán)(PLL) 102。 PLL 102還通過擴展反饋通路107接 收從時鐘樹104的下游的時鐘輸出分支的反饋信號，以相對于參考 時鐘跟蹤輸出時鐘信號。(反饋通路107稱作"擴展的"，因為它 由于時鐘樹104的魯棒性而比較長。)輸出時鐘信號通過動時鐘驅(qū) 動器106來驅(qū)動，并且作為擴展時鐘信號(EXT CLK)提供。然而， 對于比較長并且最接近時鐘樹107的反饋通路107, CLK信號可能 有噪聲且易于抖動，其會轉(zhuǎn)移到擴展時鐘信號。這對于用于系統(tǒng)存 儲器時鐘的擴展時鐘信號來說尤其是個問題。
圖2示出用于驅(qū)動本地時鐘樹以及通過I/0接口 211向芯片外存 儲設(shè)備提供系統(tǒng)存儲器時鐘的存儲控制器核心201中的時鐘發(fā)生器 的框圖。在存儲控制器核心201中具有PLL 202。 PLL 202接收參考 時鐘(REFCLK)，并且首先從其中產(chǎn)生主時鐘信號(HostCLK)， 然后輸出給第一和第二域204A、 204B中的時鐘樹。輸出時鐘負載(包
括時鐘樹)相互匹配。提供從第一域時鐘樹204A返回到PLL 202的 擴展反饋通路207,以相對于REF CLK信號跟蹤Host CLK信號。Host CLK信號還驅(qū)動觸發(fā)器207A、 207B和判定邏輯209，以通過數(shù)據(jù)觸 發(fā)器213和數(shù)據(jù)驅(qū)動器216向IO接口 211傳送數(shù)據(jù)(圖中未顯示)。 還通過動時鐘驅(qū)動器218來驅(qū)動Host CLK信號，以提供Host CLK 信號的擴展形式(EXT Host CLK)。
因此，MC核心PLL 202產(chǎn)生系統(tǒng)存儲器時鐘以及用作系統(tǒng)存儲 器時鐘的源的主時鐘。這簡化了存儲控制器與系統(tǒng)存儲器接口之間 的時序關(guān)系，但是反饋從時鐘樹的下游分支(可能比較大)，存儲 控制器核心中的任何低頻噪聲可能影響PLL的行為并轉(zhuǎn)而影響系統(tǒng) 存儲器時鐘的質(zhì)量。但是，更大的問題是，高頻噪聲還影響系統(tǒng)存 儲器時鐘，從而難以滿足諸如抖動等性能要求。
因此，可能需要一種改進的擴展時鐘解決方案。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一個方面，提供了一種芯片，包括第一 PLL， 基于參考時鐘信號產(chǎn)生第一時鐘信號；第二 PLL，基于所述參考時 鐘信號產(chǎn)生第二時鐘信號，所述第二時鐘信號將與所述第一時鐘信 號同步。
根據(jù)本發(fā)明的另一方面，提供了一種存儲控制器，包括根據(jù) 參考時鐘信號產(chǎn)生的存儲控制器主時鐘；以及IO接口，具有基于所 述參考時鐘信號由PLL產(chǎn)生的系統(tǒng)存儲器時鐘，所述PLL具有所述 系統(tǒng)存儲器時鐘的本地反饋通路，所述系統(tǒng)存儲器和主時鐘將相互 進行同步。
根據(jù)本發(fā)明的再一方面，提供了一種系統(tǒng)，包括(a) 微處 理器，包含基于參考時鐘信號產(chǎn)生第一時鐘信號的第一 PLL，基于 所述參考時鐘信號產(chǎn)生第二時鐘信號的第二 PLL，所述第二時鐘信 號將與所述第一時鐘信號同步；(b)天線；以及(c)無線接口，
連接到所述微處理器并連接到所述天線，以將所述^L處理器在通信 上鏈接到無線網(wǎng)絡(luò)。


本發(fā)明的實施例通過附圖、作為示例而不是限制來進行說明， 附圖中，相同的附圖標記表示相同的要素。
圖1是PLL時鐘發(fā)生器的框圖。
圖2是提供外部系統(tǒng)存儲器時鐘的存儲控制器核心中的傳統(tǒng)時 鐘發(fā)生器的框圖。
圖3是根據(jù)一些實施例具有擴展同步時鐘的時鐘發(fā)生器的框圖。
圖4是根據(jù)一些實施例具有擴展系統(tǒng)存儲器時鐘的存儲控制器 中的時鐘發(fā)生器的框圖。
圖5是根據(jù)一些實施例具有帶擴展時鐘的存儲控制器的微處理 器的計算機系統(tǒng)的框圖。
具體實施例方式
圖3是從PLL 102產(chǎn)生的源時鐘產(chǎn)生擴展時鐘的電路的框圖。PLL 102產(chǎn)生源時鐘(來自參考時鐘(REF CLK)的CLK1 ),并驅(qū)動時 鐘樹負載104。它具有將時鐘樹104上的輸出回連到PLL 102的擴展 反饋通路107，以相對于參考時鐘信號對它進行跟蹤。(應當理解， 根據(jù)特定設(shè)計，可從時鐘樹中或者在它之前分支反饋。)
電路還包括同步器305和獨立的第二PLL (PLL2) 303,以產(chǎn)生 如圖所示通過時鐘驅(qū)動器106驅(qū)動的擴展時鐘信號(CLK2)。第二 PLL 303具有將其輸出時鐘(CLK2)回送到其輸入的本地反饋通路， 以相對于提供給第二 PLL 303以及提供給第一 PLL 102的參考時鐘 信號(REF CLK)對輸出時鐘進行跟蹤。("本地"反饋通路表示 例如足夠短的屏蔽的和/或遠離有問題的噪聲源以允許第二 PLL產(chǎn)生 具有足夠質(zhì)量的時鐘信號的反饋通路。)因此，第一和第二 PLL產(chǎn)
生公共參考時鐘的副本，但是，其中的第二 PLL的副本比第一 PLL 的副本"更清潔"。
將第一 (源)和第二時鐘提供給相位同步器305，以使它們相互 同步。在所述實施例中，相位同步器控制第二 PLL 303以^吏第二時 鐘(CLK2)與源時鐘同步。但是應當理解，它可能通過第二時鐘的 通路中的任何適當電路來控制第二時鐘的相位。另外，在一些實施 例中，第二PLL 303可通過與第一PLL 102隔離的電源供電，這可 進一步從第二時鐘信號中減小噪聲和/或抖動。
因此，在驅(qū)動器106的輸出端，提供第一時鐘信號的擴展形式。 該信號可在距第一 PLL 102較遠處提供，并仍然比較清潔且具有降 低的抖動，而不會遇到時鐘樹104可能很大并有噪聲的情況。
圖4示出從存儲控制器中的主時鐘產(chǎn)生系統(tǒng)存儲器時鐘的電路 的框圖。存儲控制器包含核心部分201以及可能離核心201較遠的10 接口部分211。(注意，存儲控制器可能是較大的集成電路(如微處 理器)的一部分，或者可能是更專用的芯片(如存儲控制器或圖形 存儲控制器芯片)的一部分。)第一 PLL 202包含在核心部分201 中，以根據(jù)參考時鐘(REFCLK)產(chǎn)生HostCLK。在所述實施例中， Host CLK信號驅(qū)動第一和第二域中的匹配時鐘樹負載204A、 204B。 Host CLK通過擴展反饋通路207從時鐘樹負載之一 (在所述實施例 中為時鐘樹204A)的輸出端反饋到PLL 202，使得它可相對于參考 時鐘跟蹤Host CLK。
Host CLK還被提供給數(shù)據(jù)觸發(fā)器207A 、 207B、判定邏輯209 以及提供給數(shù)據(jù)觸發(fā)器215，以實現(xiàn)存儲控制器與存儲器(例如芯片 外)之間通過IO接口 211的數(shù)據(jù)傳送。注意，為了易于理解，該附 圖簡化了時鐘樹負載和數(shù)據(jù)傳送細節(jié)。PLL 202可能驅(qū)動僅一個域中 或多個域中的時鐘負載，并且可根據(jù)所實現(xiàn)的協(xié)議(例如DDR、 DDR2、 PCI EXP等)以及根據(jù)特定設(shè)計考慮，以任何適當方式來實 現(xiàn)數(shù)據(jù)傳送的特定情況。
電路還包括第二PLL 403，以產(chǎn)生用作系統(tǒng)存儲器時鐘的擴展主 時鐘信號(EXT Host CLK)。它經(jīng)由本地反饋通路接收參考時鐘信 號(REFCLK)和反饋給它的EXT Host CLK信號作為輸入，以相對 于參考時鐘跟蹤EXT Host CLK。它還包括檢相器406、延遲控制器 408、可變延遲電路410、復用器412和時鐘驅(qū)動器414,以在所述 實施例中實現(xiàn)Host CLK和EXT Host CLK信號的同步。如圖所示， 可變延遲電路410、復用器412和時鐘驅(qū)動器414在EXT Host CLK 信號的通路中級聯(lián)在一起。復用器傳送來自PLL2 403的EXT Host CLK信號或來自PLL1 202的Host CLK (控制信號，圖中未顯示) 這兩者中的任一個。在常規(guī)操作中，復用器傳送EXT Host CLK，但 可例如在第二 PLL 403發(fā)生某種情況時作為備份來傳送Host CLK信 號。
通過時鐘驅(qū)動器414將EXT Host CLK驅(qū)動到檢相器406,檢相 器406還接收來自MC核心部分的Host CLK信號，并將其相位與EXT Host CLK的相位進行比較，以向延遲控制器408提供表明EXT Host CLK的相位是否超前或滯后于Host CLK信號的相位的信號。基于該 相位指示信號，延遲控制器408控制PLL 403 (用作粗調(diào)延遲調(diào)整) 和/或可變延遲電路410 (用作微調(diào)延遲調(diào)整)，以使Host CLK和EXT Host CLK信號彼此同步。應當理解，檢相器406、延遲控制器408、 可變延遲電路410和PLL 403可采用任何適當電路來實現(xiàn)以執(zhí)行延 遲控制操作。例如，狀態(tài)機或其他適當邏輯可用來實現(xiàn)延遲控制器408 并控制PLL 403和/或可變延遲電路410上的延遲。同樣，粗調(diào)和微 調(diào)延遲控制塊可采用各種不同的電路來實現(xiàn)。例如，在一些實施例 中，延遲控制器408根據(jù)EXT Host CLK與Host CLK之間的相位差 將PLL 403的VCO輸出實質(zhì)上禁用給定的時間量，以粗略地對準它 們的相位，而可變延遲電路410則經(jīng)過適當控制(例如采用控制其 延遲的數(shù)字信號)，來進行微調(diào)延遲調(diào)整以使信號同步。在一些實 施例中，可根據(jù)性能目標和其它設(shè)計考慮省略微調(diào)或粗調(diào)電路。
在所述實施例中，10接口 211還包括存儲緩沖器416和觸發(fā)器 418(除了數(shù)據(jù)驅(qū)動器216和時鐘驅(qū)動器218之外)，以從IO接口 211 傳送數(shù)據(jù)。若EXT Host和Host時鐘仍然沒有共同操作(例如在啟 動時)，則數(shù)據(jù)緩沖器416保存數(shù)據(jù)。它的作用與先進先出(FIFO) 緩沖器相似，在HostCLK斷言時，時鐘觸發(fā)數(shù)據(jù)而進入其輸入，以 及在EXT Host CLK信號斷言時，時鐘觸發(fā)數(shù)據(jù)而離開其輸出。它從 觸發(fā)器215接收由Host CLK信號時鐘觸發(fā)而進入其輸入的數(shù)據(jù)，以 及向觸發(fā)器418輸出由EXT Host CLK信號時鐘觸發(fā)的數(shù)據(jù)。
通過所示時鐘發(fā)生器電路，可提供系統(tǒng)存儲器時鐘(EXT Host CLK),它與存儲控制器主時鐘(REF CLK副本并且彼此同步)完 全相同，但是不受其噪聲和長反饋通路影響，這使它更清潔并具有 較小抖動。按照這些路線，為了更高的信號質(zhì)量，第二 PLL 403可 由與第一PLL電源隔離的電源來供電。它可設(shè)在MC核心、IO接口 或者另外某個適當位置中，這取決于例如REF CLK以及EXT Host CLK信號的路由和噪聲考慮因素。
參照圖5,示出計算機系統(tǒng)的一個示例。所示系統(tǒng)一般包括連接 到電源504、無線接口 506和存儲器508的處理器502。處理器502 連接到電源504以在工作中從其中接收電力。無線接口 506連接到 天線510,以通過無線接口芯片506將處理器在通信上鏈"t妄到無線網(wǎng) 絡(luò)(圖中未顯示)。微處理器502包含具有如本文所公開的從獨立PLL 產(chǎn)生并提供給存儲器508的系統(tǒng)存儲器時鐘的一個或多個存儲控制 器503。
應當注意，所示系統(tǒng)可采用不同形式來實現(xiàn)。也就是說，它可 在單芯片模塊、電路板或者具有多個電路板的底板中實現(xiàn)。類似地，
它可構(gòu)成一個或多個完整計算機，或者作為可選的方案，它可構(gòu)成 計算系統(tǒng)中有用的組件。
本發(fā)明不限于所述實施例，而是可在所附權(quán)利要求的精神和范 圍之內(nèi)，進行修改和改變。例如，應當理解，本發(fā)明適于與所有類
型的半導體集成電路("IC，，)芯片配合使用。這些IC芯片的示例
包括但不限于處理器、控制器、芯片組部件、可編程邏輯陣列(PLA)、 存儲器芯片、網(wǎng)絡(luò)芯片等。
此外還應當理解，可能給定了示例大小/模型/值/范圍，但是本發(fā) 明不限于此。隨著制造技術(shù)(例如光刻)隨時間而成熟，預計可制 造更小尺寸的裝置。另外，為了說明和論述的筒潔性以及不影響對 本發(fā)明的理解，在附圖中可能或者可能沒有示出到IC芯片和其它組 件的公知的電力/接地連接。此外，配置可采取框圖形式示出，以免 影響對本發(fā)明的理解，并且考慮到以下事實相對于這樣的框圖配
是說，這樣的具體細節(jié)應當完全處于本領(lǐng)域技術(shù)人員已知的范圍之 內(nèi)。雖然為了描述本發(fā)明的示例實施例，闡述了具體細節(jié)(例如電 路)，但是本領(lǐng)域的技術(shù)人員應當非常清楚，本發(fā)明可在沒有這些 具體細節(jié)或采用其變形例的條件下實施。因此，要將本描述看作說 明性的而非限制性的。
權(quán)利要求
1.一種芯片，包括第一PLL，基于參考時鐘信號產(chǎn)生第一時鐘信號；第二PLL，基于所述參考時鐘信號產(chǎn)生第二時鐘信號，所述第二時鐘信號將與所述第一時鐘信號同步。
2. 如權(quán)利要求1所述的芯片，其特征在于，所述第一時鐘提供 給存儲控制器中的一個或多個域，且所述第二時鐘設(shè)為系統(tǒng)存儲器 時鐘。
3. 如權(quán)利要求2所述的芯片，其特征在于，所述存儲控制器是 微處理器的 一部分，所述系統(tǒng)存儲器時鐘由芯片外存儲設(shè)備用于在 所述設(shè)備與所述存儲控制器之間傳送數(shù)據(jù)。
4. 如權(quán)利要求1所述的芯片，其特征在于，還包括檢相器，以 將所述第一時鐘信號的相位與所述第二時鐘信號的相位進行比較， 并控制所述第二 PLL以將所述第二時鐘信號與所述第一時鐘信號同步。
5. 如權(quán)利要求4所述的芯片，其特征在于，還包括控制所述第 二 PLL的延遲的延遲控制器。
6. 如權(quán)利要求5所述的芯片，其特征在于，還包括所述第二時 鐘信號的通路中的可變延遲設(shè)備，以響應來自所述延遲控制器的控 制信號而提供微調(diào)延遲。
7. 如權(quán)利要求1所述的芯片，其特征在于，還包括連接到所述 第一和第二時鐘信號的數(shù)據(jù)緩沖器，以將數(shù)據(jù)從所述第一時鐘信號的域傳送到所述第二時鐘信號的域。
8. 如權(quán)利要求l所述的芯片，其特征在于，所述第二PLL通過 與所述第一PLL隔離的電源供電。
9. 一種存儲控制器，包括根據(jù)參考時鐘信號產(chǎn)生的存儲控制器主時鐘；以及 IO接口，具有基于所述參考時鐘信號由PLL產(chǎn)生的系統(tǒng)存儲器 時鐘，所述PLL具有所述系統(tǒng)存儲器時鐘的本地反饋通路，所述系 統(tǒng)存儲器和主時鐘將相互進行同步。
10. 如權(quán)利要求9所述的存儲控制器，其特征在于，所述PLL 是第二 PLL，所述主時鐘通過具有從所述主時鐘信號到所述第一 PLL 的擴展反饋通路的第一 PLL產(chǎn)生。
11. 如權(quán)利要求10所述的存儲控制器，其特征在于，所述第一 和第二PLL電源相互隔離。
12. 如權(quán)利要求11所述的存儲控制器，其特征在于，還包括檢 相器，以確定所述主時鐘信號與系統(tǒng)存儲器時鐘信號之間的相位關(guān) 系。
13. 如權(quán)利要求12所述的存儲控制器，其特征在于，還包括連 接到所述檢相器的延遲控制器，以基于它們的所確定相位關(guān)系來控 制所述主時鐘信號與系統(tǒng)存儲器時鐘信號的相位關(guān)系。
14. 如權(quán)利要求13所述的存儲控制器，其特征在于，所述延遲 控制器控制所述系統(tǒng)存儲器時鐘的通路中的可變延遲電路以改變其 相位。
15. 如權(quán)利要求14所述的存儲控制器，其特征在于，所述延遲 控制器控制第二 PLL以改變所述系統(tǒng)存儲器時鐘的相位。
16. 如權(quán)利要求9所述的存儲控制器，其特征在于，所述PLL 設(shè)在IO接口中。
17. —種系統(tǒng)，包括(a) 微處理器，包含基于參考時鐘信號產(chǎn)生第一時鐘信號的第 一 PLL，基于所述參考時鐘信號產(chǎn)生第二時鐘信號的第二 PLL,所 述第二時鐘信號將與所述第 一時鐘信號同步；(b) 天線；以及(c) 無線接口，連接到所述微處理器并連接到所述天線，以將 所述微處理器在通信上鏈接到無線網(wǎng)絡(luò)。
18. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，還包括連接到所 述微處理器的存儲器芯片，以接收所述第二時鐘信號，從而實現(xiàn)所 述存儲設(shè)備與微處理器之間的數(shù)據(jù)傳送。
19. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，還包括向所述微 處理器提供工作電源的電池。
20. 如權(quán)利要求17所述的系統(tǒng)，其特征在于，所述第二PLL由 與所述第一 PLL的電源隔離的電源供電。
全文摘要
本發(fā)明是擴展同步時鐘，公開了產(chǎn)生時鐘信號的方法和電路。本發(fā)明一方面提供了一種芯片，包括第一PLL，基于參考時鐘信號產(chǎn)生第一時鐘信號；第二PLL，基于所述參考時鐘信號產(chǎn)生第二時鐘信號，所述第二時鐘信號將與所述第一時鐘信號同步。本發(fā)明另一方面提供了一種包括根據(jù)參考時鐘信號產(chǎn)生的存儲控制器主時鐘以及IO接口的存儲控制器。本發(fā)明再一方面提供了一種包括微處理器、天線以及無線接口的系統(tǒng)。
文檔編號G06F1/12GK101178612SQ20071015366
公開日2008年5月14日 申請日期2007年9月4日 優(yōu)先權(quán)日2006年9月5日
發(fā)明者J·H·薩爾蒙, N·杜爾 申請人:英特爾公司