高速多相時(shí)鐘同步方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種高速多相時(shí)鐘同步方法，尤其是一種使得異步輸入信號從給定的第一相時(shí)鐘開始順序進(jìn)入或離開高速多相時(shí)鐘域的同步方法。
【背景技術(shù)】
[0002]目前，隨著工藝特征尺寸的縮小，集成電路正朝著速度越來越高的方向發(fā)展。同時(shí)，為了提高數(shù)字電路或數(shù)?；旌想娐返奶幚砟芰?，多相時(shí)鐘被廣泛采用，以克服等效的單相時(shí)鐘無法產(chǎn)生或產(chǎn)生了但因大于電路延遲無法應(yīng)用的問題。隨著對處理能力要求的不斷提高，多相時(shí)鐘的等效速度也不斷增加，一方面反映在時(shí)鐘周期不斷減小，另一方面反映在相位間隔不斷減小及相位數(shù)不斷增加，前者如前述受電路延遲的限制，后者則受產(chǎn)生的時(shí)鐘的抖動及時(shí)鐘布線時(shí)的偏移限制。雖然這樣，但總體趨勢是高速多相時(shí)鐘被越來越廣泛地采用，如高速讀寫存儲器等電路中。
[0003]在應(yīng)用高速多相時(shí)鐘的電路中，基本的問題是如何對異步輸入信號進(jìn)行同步，SP如何使得異步輸入信號從給定的第一相時(shí)鐘開始，順序進(jìn)入或離開高速多相時(shí)鐘域。如果不對異步輸入信號進(jìn)行同步，則異步輸入信號或經(jīng)過邏輯處理的異步輸入信號將從某一未知相時(shí)鐘開始，順序進(jìn)入高速多相時(shí)鐘域，并從某一未知相時(shí)鐘開始離開。這樣會對后續(xù)的處理帶來困難甚至帶來錯(cuò)誤，因此有必要提供一種方法，對異步輸入信號進(jìn)行同步，即使得異步輸入信號從給定的第一相時(shí)鐘開始，順序進(jìn)入或離開高速多相時(shí)鐘域。
[0004]—種現(xiàn)有的針對低速多相時(shí)鐘信號的同步方法是，針對給定第一相時(shí)鐘的前一相時(shí)鐘加入D觸發(fā)器進(jìn)行同步，使得經(jīng)過同步的異步輸入信號在給定第一相時(shí)鐘有效沿前變?yōu)橛行?。圖1是相關(guān)方法的時(shí)序示意圖。異步輸入信號Wr經(jīng)過同步產(chǎn)生wr_sync在給定第一相時(shí)鐘上升沿前變?yōu)楦唠娖健?br>[0005]然而，相關(guān)方法不適用于針對高速多相時(shí)鐘信號的同步。當(dāng)多相時(shí)鐘相位間隔接近D觸發(fā)器的CK-Q延遲時(shí)，采用相關(guān)方法無法確保經(jīng)過同步的異步輸入信號在給定的第一相時(shí)鐘有效沿前變?yōu)橛行АＲ环N緩解的方法是針對給定第一相時(shí)鐘的前某一相時(shí)鐘加入D觸發(fā)器進(jìn)行同步，使得經(jīng)過同步的異步輸入信號剛好在給定第一相時(shí)鐘有效沿前變?yōu)橛行А?br>[0006]但是，上述兩種方法尤其是用于緩解的第二種方法假設(shè)了理想的時(shí)序條件。實(shí)際中，多相時(shí)鐘的抖動及偏移在高速時(shí)存在很大影響，并且D觸發(fā)器存在CK-Q延遲不確定性，這些都使得相關(guān)方法不具備可靠性，從而無法針對高速多相時(shí)鐘情形進(jìn)行應(yīng)用。

【發(fā)明內(nèi)容】

[0007]為了解決現(xiàn)有技術(shù)中的上述技術(shù)問題，本發(fā)明提供一種結(jié)構(gòu)簡單、可靠性高的高速多相時(shí)鐘同步方法，使得異步輸入信號從給定的第一相時(shí)鐘開始順序進(jìn)入或離開高速多相時(shí)鐘域。
[0008]所述高速多相時(shí)鐘同步方法包括:高速多相時(shí)鐘信號;異步輸入信號;第一個(gè)帶異步復(fù)位或置位的時(shí)鐘下降沿(上升沿)觸發(fā)的D觸發(fā)器，接受經(jīng)過亞穩(wěn)態(tài)消除電路的異步輸入信號，由高速多相時(shí)鐘信號前半組的某一相時(shí)鐘控制；第二個(gè)帶異步復(fù)位或置位的時(shí)鐘下降沿(上升沿)觸發(fā)的D觸發(fā)器，接受第一個(gè)D觸發(fā)器Q端輸出，由高速多相時(shí)鐘后半組的某一相時(shí)鐘控制;一個(gè)亞穩(wěn)態(tài)消除電路，接受異步輸入信號，產(chǎn)生第一個(gè)D觸發(fā)器觸發(fā)時(shí)穩(wěn)定的輸入信號;第一個(gè)D觸發(fā)器的輸出經(jīng)過邏輯處理，作為高速多相時(shí)鐘信號前半組控制的上升沿(下降沿)觸發(fā)的寄存器組的輸入;第二個(gè)D觸發(fā)器的輸出經(jīng)過邏輯處理，作為高速多相時(shí)鐘信號后半組控制的上升沿(下降沿)觸發(fā)的寄存器組的輸入。
[0009]由此，本發(fā)明可在充分考慮高速多相時(shí)鐘抖動及偏移，和D觸發(fā)器CK-Q延遲不確定性的情況下，利用高速多相時(shí)鐘及D觸發(fā)器和寄存器組工作時(shí)的時(shí)序關(guān)系，以簡單結(jié)構(gòu)、高可靠性實(shí)現(xiàn)了異步輸入信號從給定的第一相時(shí)鐘開始順序進(jìn)入或離開高速多相時(shí)鐘域的效果。
[0010]下面結(jié)合附圖和【具體實(shí)施方式】對本發(fā)明作進(jìn)一步詳細(xì)的說明。
【附圖說明】
[0011]圖1是現(xiàn)有技術(shù)中的針對低速多相時(shí)鐘信號的同步方法的時(shí)序示意圖。
[0012]圖2是實(shí)施例中高速多相時(shí)鐘信號elk的時(shí)序示意圖。
[0013]圖3是表不本發(fā)明的實(shí)施例的尚速多相時(shí)鐘同步方法的不意圖。
【具體實(shí)施方式】
[0014]圖3是表示本發(fā)明的實(shí)施例的高速多相時(shí)鐘同步方法100的示意圖。在實(shí)施例中，異步輸入信號wr從給定的第一相時(shí)鐘clk〈0>開始，順序進(jìn)入或離開高速多相時(shí)鐘域clk〈0:47>。把高速多相時(shí)鐘信號elk中的相位數(shù)目是48、相位間隔是30ps、時(shí)鐘周期是1.44ns的情形作為例子來加以解釋。圖2是實(shí)施例中高速多相時(shí)鐘信號elk的時(shí)序示意圖，同步方法中涉及的關(guān)鍵相位的時(shí)鐘信號被標(biāo)出，虛線表示了需要考慮的關(guān)鍵時(shí)鐘信號間的相位情況。
[0015]下面結(jié)合圖2和圖3，對高速多相時(shí)鐘同步方法的原理進(jìn)行說明。一般D觸發(fā)器的CK-Q延遲超過實(shí)施例中的30ps的高速多相時(shí)鐘的相位間隔，假設(shè)為45ps。同步的目標(biāo)是經(jīng)過同步及邏輯處理的異步輸入信號wr，從clk〈0>的上升沿開始，被各相位時(shí)鐘的上升沿順序采樣。但是，若簡單地以clk〈0>的下降沿同步D觸發(fā)器，則可能clk〈26>的上升沿最先采樣，而不是clk〈0>的上升沿。由于clk〈0>至clk〈23>和clk〈24>至clk〈47>存在--對應(yīng)的反相關(guān)系，因此將高速多相時(shí)鐘分為上述兩組分別進(jìn)行同步。即異步輸入信號wr被clk〈0>至clk〈23>中的某一相時(shí)鐘如clk〈6>的下降沿通過D觸發(fā)器121同步，產(chǎn)生的信號如wr_sync6經(jīng)過邏輯131處理被時(shí)序上遞增的clk〈0>至clk〈23>的上升沿采樣至寄存器組141;接著，同步產(chǎn)生的信號如wr_sync6被clk〈24>至clk〈47>中的某一相時(shí)鐘如clk〈30>的下降沿通過D觸發(fā)器122同步，產(chǎn)生的信號經(jīng)過邏輯132處理被時(shí)序上遞增的clk〈24>至clk〈47>的上升沿采樣至寄存器組142。由于第二次同步產(chǎn)生的信號如wr_Sync30在第一次同步產(chǎn)生的信號如wr_sync6之后，因此整體上異步輸入信號wr是順序進(jìn)入或離開時(shí)鐘域clk〈0:47>的。
[0016]在用于第一次同步的clk〈0>至clk〈23>中的某一相時(shí)鐘的選擇上，要注意其下降沿不能過于接近c(diǎn)lk〈0>的上升沿，否則可能出現(xiàn)clk〈0>的建立時(shí)間違例；其下降沿也不能過于接近c(diǎn)lk〈23>的上升沿，否則可能出現(xiàn)clk〈23>的保持時(shí)間違例。因此，實(shí)施例中選擇了clk〈6>用于第一次同步。
[0017]在用于第二次同步的clk〈24>至clk〈47>中的某一相時(shí)鐘的選擇上，類似地要注意上述兩點(diǎn)；另外，其下降沿要在第一次同步產(chǎn)生的信號有效之后且確保不會出現(xiàn)建立時(shí)間違例。因此，實(shí)施例中選擇了 clk〈30>用于第二次同步。
[0018]針對異步輸入信號wr，需要亞穩(wěn)態(tài)消除電路111使得D觸發(fā)器121同步時(shí)有穩(wěn)定的輸入信號。亞穩(wěn)態(tài)消除電路111可以是公知的額外的一個(gè)或幾個(gè)串聯(lián)的被clk〈6>下降沿控制的D觸發(fā)器。亞穩(wěn)態(tài)消除電路111和D觸發(fā)器121 —起組成同步器101防止亞穩(wěn)態(tài)情況發(fā)生。
[0019]綜上所述，本發(fā)明的實(shí)施例可在充分考慮高速多相時(shí)鐘抖動及偏移，和D觸發(fā)器CK-Q延遲不確定性的情況下，利用高速多相時(shí)鐘clk〈0:47>及D觸發(fā)器和寄存器組工作時(shí)的時(shí)序關(guān)系，以簡單結(jié)構(gòu)、高可靠性實(shí)現(xiàn)了異步輸入信號wr從給定的第一相時(shí)鐘clk〈0>開始順序進(jìn)入或離開高速多相時(shí)鐘域clk〈0:47>的效果。
[0020]以上通過實(shí)施例對本發(fā)明提供的高速多相時(shí)鐘同步方法進(jìn)行了詳細(xì)介紹，以上實(shí)施例的說明只是用于幫助理解本發(fā)明的方案；同時(shí)，對于本領(lǐng)域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在【具體實(shí)施方式】及應(yīng)用場合上均會有改變之處;這些改變并不使相應(yīng)技術(shù)方案的本質(zhì)脫離本發(fā)明實(shí)施例技術(shù)方案的精神和范圍。
【主權(quán)項(xiàng)】
1.一種使得異步輸入信號從給定的第一相時(shí)鐘開始順序進(jìn)入或離開高速多相時(shí)鐘域的高速多相時(shí)鐘同步方法，其特征在于，包括:高速多相時(shí)鐘信號、異步輸入信號、亞穩(wěn)態(tài)消除電路、第一 D觸發(fā)器、第二 D觸發(fā)器、第一邏輯處理、第二邏輯處理、第一寄存器組、第二寄存器組，其中: 所述第一D觸發(fā)器接受經(jīng)過亞穩(wěn)態(tài)消除電路的異步輸入信號，由高速多相時(shí)鐘信號前半組的某一相時(shí)鐘控制，產(chǎn)生的輸出信號經(jīng)過第一邏輯處理，作為高速多相時(shí)鐘前半組控制的第一寄存器組的輸入； 所述第二 D觸發(fā)器接受第一 D觸發(fā)器產(chǎn)生的輸出信號，由高速多相時(shí)鐘信號后半組的某一相時(shí)鐘控制，產(chǎn)生的輸出信號經(jīng)過第二邏輯處理，作為高速多相時(shí)鐘后半組控制的第二寄存器組的輸入； 所述亞穩(wěn)態(tài)消除電路接受異步輸入信號，產(chǎn)生第一D觸發(fā)器觸發(fā)時(shí)穩(wěn)定的輸入信號，其與第一 D觸發(fā)器組成公知的同步器。2.根據(jù)權(quán)利要求1所述的高速多相時(shí)鐘同步方法，其特征在于，所述第一D觸發(fā)器和所述第二 D觸發(fā)器的觸發(fā)沿方向與所述第一寄存器組和所述第二寄存器組的觸發(fā)沿方向相反。3.根據(jù)權(quán)利要求1所述的高速多相時(shí)鐘同步方法，其特征在于，所述高速多相時(shí)鐘信號前半組的某一相時(shí)鐘，是在考慮時(shí)鐘抖動及偏移和第一、第二 D觸發(fā)器CK-Q延遲不確定性情況下，從不會出現(xiàn)建立時(shí)間或保持時(shí)間違例的前半組的某一相時(shí)鐘中選擇出來;類似地，所述高速多相時(shí)鐘信號后半組的某一相時(shí)鐘，是在考慮時(shí)鐘抖動及偏移和第一、第二 D觸發(fā)器CK-Q延遲不確定性情況下，從不會出現(xiàn)建立時(shí)間或保持時(shí)間違例的后半組的某一相時(shí)鐘中選擇出來。
【專利摘要】本發(fā)明公開了一種高速多相時(shí)鐘同步方法，使得異步輸入信號從給定的第一相時(shí)鐘開始順序進(jìn)入或離開高速多相時(shí)鐘域。該方法包括：高速多相時(shí)鐘信號、異步輸入信號、亞穩(wěn)態(tài)消除電路、第一D觸發(fā)器、第二D觸發(fā)器、第一邏輯處理、第二邏輯處理、第一寄存器組、第二寄存器組。本發(fā)明可在充分考慮高速多相時(shí)鐘抖動及偏移，和D觸發(fā)器CK-Q延遲不確定性的情況下，以簡單結(jié)構(gòu)、高可靠性實(shí)現(xiàn)了上述高速多相時(shí)鐘同步的效果。
【IPC分類】G06F1/12
【公開號】CN105607689
【申請?zhí)枴緾N201510966829
【發(fā)明人】鄧晨曦, 趙龍
【申請人】鄧晨曦
【公開日】2016年5月25日
【申請日】2015年12月22日