專利名稱：存儲器訪問裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及存儲器訪問裝置。
背景技術(shù)：
在DSP (Digital Signal Processor)等處理電路中，為了高速進(jìn)行數(shù)據(jù) 處理，有時(shí)內(nèi)置多個存儲器。專利文獻(xiàn)1中描述的DSP具有2個用于存儲 數(shù)據(jù)的存儲器，為了能同時(shí)訪問這2個存儲器，設(shè)置2組地址總線和數(shù)據(jù) 總線。而且，在這樣的DSP中，把對乘法累加器(MAC: Multiply Accumulator)輸入的2個數(shù)據(jù)從2個存儲器經(jīng)由2個總線同時(shí)讀出，從而 實(shí)現(xiàn)運(yùn)算處理的高速化。[專利文獻(xiàn)l]特開2006-190389號公報(bào)發(fā)明內(nèi)容作為用于進(jìn)一步把DSP的運(yùn)算處理高速化的手法，考慮設(shè)置多個乘 法累加器?？墒?，如上所述，即使在能同時(shí)讀出2個數(shù)據(jù)的DSP中設(shè)置2 個乘法累加器，能同時(shí)從存儲器讀出的數(shù)據(jù)是2個。因此，即使同時(shí)進(jìn)行 2個乘法累加器的計(jì)算， 一方的乘法累加器的輸入數(shù)據(jù)的讀出只有在另一 方的乘法累加器的輸入數(shù)據(jù)的讀出結(jié)束后進(jìn)行，無法有效地把DSP的運(yùn)算 處理高速化。本發(fā)明是鑒于所述課題而提出的，其目的在于，提供能實(shí)現(xiàn)高效的存 儲器訪問的存儲器訪問裝置。為了實(shí)現(xiàn)所述的目的，本發(fā)明的存儲器訪問裝置訪問第一和第二存儲 器，包括根據(jù)讀出數(shù)據(jù)的數(shù)據(jù)尺寸和地址空間中的地址，輸出對于所述 第一和第二存儲器的至少一方的讀出地址的地址輸出部；根據(jù)所述讀出數(shù) 據(jù)的所述數(shù)據(jù)尺寸和所述地址空間中的所述地址，對所述第一和第二存儲 器的至少一方輸出讀出請求的訪問請求輸出部；輸出關(guān)于所述讀出數(shù)據(jù)的
所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息的數(shù)據(jù)信息輸出部；按照從所 述地址輸出部輸出的所述讀出地址、從所述訪問請求輸出部輸出的所述讀 出請求，從由所述第一和第二存儲器的至少一方輸出的數(shù)據(jù)，根據(jù)從所述 數(shù)據(jù)信息輸出部輸出的關(guān)于所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息， 生成讀出數(shù)據(jù)，輸出的讀出數(shù)據(jù)輸出部。此外，在所述存儲器訪問裝置中，在所述第一存儲器中存儲所述地址 空間的偶數(shù)地址的N位寬度的數(shù)據(jù)，在所述第二存儲器中存儲所述地址空間的奇數(shù)地址的N位寬度的數(shù)據(jù)，所述地址輸出部在所述讀出數(shù)據(jù)的所述 數(shù)據(jù)尺寸是N位時(shí)，把與所述地址空間的所述地址對應(yīng)的所述讀出地址對 所述第一或第二存儲器輸出，在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是2N位時(shí)， 把與所述地址空間的所述地址對應(yīng)的所述讀出地址對所述第一和第二存 儲器輸出，所述讀出數(shù)據(jù)輸出部在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是N位 時(shí)，把從所述第一或第二存儲器輸出的數(shù)據(jù)作為所述讀出數(shù)據(jù)輸出，在所 述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是2N位，所述地址空間中的所述地址是偶數(shù) 地址時(shí)，把從所述第一存儲器輸出的數(shù)據(jù)作為上級位，把從所述第二存儲 器輸出的數(shù)據(jù)作為下級位，生成所述讀出數(shù)據(jù)，輸出，所述讀出數(shù)據(jù)的所 述數(shù)據(jù)尺寸是2N位，所述地址空間中的所述地址是奇數(shù)地址時(shí)，把從所 述第二存儲器輸出的數(shù)據(jù)作為上級位，把從所述第一存儲器輸出的數(shù)據(jù)作 為下級位，生成所述讀出數(shù)據(jù)，輸出。此外，在所述存儲器訪問裝置中，所述地址輸出部根據(jù)寫入數(shù)據(jù)的數(shù) 據(jù)尺寸和地址空間中的地址，輸出對于所述第一以及第二存儲器的至少一 方的寫入地址；所述訪問請求輸出部根據(jù)所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸和 所述地址空間中的所述地址，對所述第一以及第二存儲器的至少一方輸出 寫入請求；所述數(shù)據(jù)信息輸出部輸出關(guān)于所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸的 信息和關(guān)于所述地址的信息；還具有根據(jù)從所述數(shù)據(jù)信息輸出鄰輸出的 關(guān)于所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息，對所述第一以及第二存 儲器的至少一方輸出所述寫入數(shù)據(jù)的寫入數(shù)據(jù)輸出部。此外，在所述存儲器訪問裝置中，在所述第一存儲器中存儲所述地址 空間的偶數(shù)地址的N位寬度的數(shù)據(jù)，在所述第二存儲器中存儲所述地址空 間的奇數(shù)地址的N位寬度的數(shù)據(jù)，所述地址輸出部在所述寫入數(shù)據(jù)的所述
數(shù)據(jù)尺寸為N位時(shí)，把與所述地址空間的所述地址對應(yīng)的所述寫入地址對 所述第一或第二存儲器輸出，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位時(shí)， 把與所述地址空間的所述地址對應(yīng)的所述寫入地址對所述第一和第二存 儲器輸出，所述寫入數(shù)據(jù)輸出部在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為N位， 所述地址空間的所述地址為偶數(shù)地址時(shí)，把所述寫入數(shù)據(jù)對所述第一存儲器輸出，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為N位，所述地址空間的所述地址為奇數(shù)地址時(shí)，把所述寫入數(shù)據(jù)對所述第二存儲器輸出，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位，所述地址空間的所述地址為偶數(shù)地址時(shí)，把 所述寫入數(shù)據(jù)的上級N位對所述第一存儲器輸出，把所述寫入數(shù)據(jù)的下級 N位對所述第二存儲器輸出，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位， 所述地址空間的所述地址為奇數(shù)地址時(shí)，把所述寫入數(shù)據(jù)的上級N位對所 述第二存儲器輸出，把所述寫入數(shù)據(jù)的下級N位對所述第一存儲器輸出。此外，在所述存儲器訪問裝置中，還具有存儲從所述地址輸出部輸 出的所述寫入地址的寫入地址存儲部；把從所述寫入數(shù)據(jù)輸出部輸出的所 述寫入數(shù)據(jù)在寫入所述第一或第二存儲器之前存儲的寫入數(shù)據(jù)存儲部；從 所述地址輸出部輸出的所述讀出地址和所述寫入地址存儲部中存儲的所 述寫入地址不同時(shí)，把所述讀出地址對所述第一或第二存儲器輸出的地址 選擇電路；所述讀出數(shù)據(jù)輸出部在從所述地址輸出部輸出的所述讀出地址 和所述寫入地址存儲部中存儲的所述寫入地址不同時(shí)，從由所述第一或第 二存儲器的至少一方輸出的數(shù)據(jù)生成所述讀出數(shù)據(jù)，輸出，在從所述地址 輸出部輸出的所述讀出地址和所述寫入地址存儲部中存儲的所述寫入地 址相同時(shí)，輸出所述寫入數(shù)據(jù)存儲部中存儲的所述寫入數(shù)據(jù)。此外，在所述存儲器訪問裝置中，所述地址輸出部在時(shí)鐘從一方的邏 輯電平向另一方的邏輯電平變化的第一定時(shí)，輸出所述讀出地址，所述訪 問請求輸出部在所述第一定時(shí)之后，在所述時(shí)鐘從所述一方的邏輯電平向 所述另一方的邏輯電平變化的第二定時(shí)，輸出所述讀出請求。此外，在所述存儲器訪問裝置中，所述地址輸出部在時(shí)鐘從一方的邏 輯電平向另一方的邏輯電平變化的第一定時(shí)，輸出所述寫入數(shù)據(jù)，所述訪 問請求部在所述第一定時(shí)之后，在所述時(shí)鐘從所述一方的邏輯電平向所述 另一方的邏輯電平變化的第二定時(shí)，把從所述地址輸出部輸出的所述寫入
地址存儲到所述地址存儲部中，并且把從所述寫入數(shù)據(jù)輸出部輸出的所述 寫入數(shù)據(jù)存儲到所述寫入數(shù)據(jù)存儲部中。能提供能實(shí)現(xiàn)高效的存儲器訪問的存儲器訪問裝置。


下面簡要說明附圖。圖1是表示本發(fā)明的存儲器訪問裝置的一個實(shí)施例的數(shù)字信號處理電 路的結(jié)構(gòu)例的圖。圖2是表示DSP的管道控制的例子的圖。圖3是表示DSP的控制電路和存儲器訪問電路的詳細(xì)結(jié)構(gòu)例的圖。 圖4是表示數(shù)據(jù)存儲器的地址結(jié)構(gòu)例的圖。 圖5是表示向數(shù)據(jù)存儲器的訪問模式的圖。圖6是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)時(shí)的寫入動作 的圖。圖7是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)時(shí)的寫入動作 的圖。圖8是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)時(shí)的寫入動作 的圖。圖9是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)時(shí)的寫入動作 的圖。圖IO是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)時(shí)的讀出動作 的圖。圖H是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)時(shí)的讀出動作 的圖。圖12是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)時(shí)的讀出動作 的圖。圖13是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)時(shí)的讀出動作 的圖。圖14是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。
圖15是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。圖16是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)，接著對同一地址的寫入動作的讀出動作的圖。圖17是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。圖18是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。圖19是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。圖20是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。圖21是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。圖22是表示讀出動作時(shí)的定時(shí)的圖。圖23是表示寫入動作時(shí)的圖。符號的說明。IO—數(shù)字信號處理電路(DSP) ; 20—控制電路；21A、 21B—存儲器 訪問電路；22—程序存儲器；23Aa、 23Ab、 23Ba、 23Bb—數(shù)據(jù)存儲器；24 一寄存器；25—運(yùn)算電路；BDAA、 BDAB—地址總線；BDA、 BDB—數(shù)據(jù)總線； 31—提取電路；32—管道控制電路；33—地址生成電路；41a、 41b—地址 寄存器；42a、 42b—地址緩存器；43a、 43b—地址比較電路；44a、 44b— 地址選擇電路；45a、 45b—讀出數(shù)據(jù)選擇電路；46a、 46b—讀出緩存器； 47—讀出數(shù)據(jù)合成電路；51、 52—設(shè)定寄存器；53—寫入數(shù)據(jù)選擇電路。
具體實(shí)施方式
圖1是表示本發(fā)明的存儲器訪問裝置的一個實(shí)施例的數(shù)字信號處理電 路(DSP: Digital Signal Processor)的結(jié)構(gòu)例的圖。DSP10包含控制電路 20、存儲器訪問電路21A、 21B、程序存儲器22、數(shù)據(jù)存儲器23Aa、 23Ab、 23Ba、 23Bb、寄存器24、運(yùn)算電路25、地址總線BDAA、 BDAB、數(shù)據(jù)
總線BDA、 BDB。控制電路20通過讀出程序存儲器22中存儲的程序，執(zhí)行，進(jìn)行數(shù)字 信號處理電路10的各種控制。例如，控制電路20進(jìn)行數(shù)字信號處理電路 10的管道處理的控制、通過存儲器訪問電路21A、 21B的向數(shù)據(jù)存儲器 23Aa 23Bb的訪問控制、運(yùn)算電路25的運(yùn)算處理的執(zhí)行控制。存儲器訪問電路21A按照來自控制電路20的指示，控制向數(shù)據(jù)存儲 器23Aa、 23Ab的訪問。此外，存儲器訪問電路21B按照來自控制電路20 的指示，控制向數(shù)據(jù)存儲器23Ba、 23Bb的訪問。程序存儲器22是閃存等非易失性的存儲區(qū)，存儲由控制電路20執(zhí)行 的程序。須指出的是，程序存儲器22也可以設(shè)置在數(shù)字信號處理電路10 的外部。此外，程序存儲器22可以為易失性的存儲器，從數(shù)字信號處理 電路10的外部讀入程序。數(shù)據(jù)存儲器23Aa、 23Ab、 23Ba、 23Bb例如是SRAM (Static Random AccessMemory)等存儲區(qū)，存儲DSP10的各種處理中使用的數(shù)據(jù)或生成 的數(shù)據(jù)。須指出的是，數(shù)據(jù)存儲器23Aa、 23Ab、 23Ba、 23Bb也可以設(shè)置 在數(shù)字信號處理電路10的外部。寄存器24是由多個通用寄存器等構(gòu)成的存儲區(qū)，主要作為從數(shù)據(jù)存 儲器23Aa、 23Ab、 23Ba、 2犯b讀出的數(shù)據(jù)、運(yùn)算電路25的處理結(jié)果的 暫時(shí)存儲區(qū)使用。運(yùn)算電路25是把寄存器24中存儲的數(shù)據(jù)作為輸入數(shù)據(jù)，進(jìn)行乘法或 加法等計(jì)算的電路。本實(shí)施例的運(yùn)算電路25中包含2個乘法累加器(MAC: Multiply Accumulator),通過從寄存器24同時(shí)讀出4個數(shù)據(jù)，能同時(shí)進(jìn)行 2個乘法累加器的計(jì)算。地址總線BDAA例如是由24位的地址總線BDAAO、 BDAA1構(gòu)成的 總線，輸出從數(shù)據(jù)存儲器23Aa、 23Ab讀出數(shù)據(jù)時(shí)的地址(讀出地址)或 者對數(shù)據(jù)存儲器23Aa、 23Ab寫入數(shù)據(jù)時(shí)的地址(寫入地址)。此外，數(shù) 據(jù)總線BDA是32位的數(shù)據(jù)總線，輸出從數(shù)據(jù)存儲器23Aa、 23Ab讀出的 數(shù)據(jù)(讀出數(shù)據(jù))、或者對數(shù)據(jù)存儲器23Aa、 23Ab寫入的數(shù)據(jù)(寫入數(shù) 據(jù))。地址總線BDAB例如是由24位的地址總線BDABO、 BDAB1構(gòu)成的
總線，輸出從數(shù)據(jù)存儲器23Ba、 23Bb讀出數(shù)據(jù)時(shí)的地址(讀出地址)或 者對數(shù)據(jù)存儲器23Ba、 23Bb寫入數(shù)據(jù)時(shí)的地址(寫入地址)。此外，數(shù)據(jù) 總線BDB例如是32位的數(shù)據(jù)總線，輸出從數(shù)據(jù)存儲器23Ba、 23Bb讀出 的數(shù)據(jù)(讀出數(shù)據(jù))、或者對數(shù)據(jù)存儲器23ba、 23bb寫入的數(shù)據(jù)(寫入數(shù) 據(jù))。圖2是表示DSP10的管道控制的例子的圖。在DSP10中，通過控制 電路20的控制，進(jìn)行管道控制。在管道控制中，把一系列的處理分割為 多個階段，并行執(zhí)行多個處理的各階段的動作。在圖2所示的例子中，分 割為提取階段(F階段)、譯碼階段(D階段)、地址生成階段(A階段)、 執(zhí)行階段(El階段)、執(zhí)行階段(E2階段)等5個階段。然后，如果在時(shí) 刻(時(shí)鐘周期)Tl的F階段進(jìn)行處理A的提取(提取A)，接著就在時(shí)刻 T2的D階段進(jìn)行提取的命令的譯碼(譯碼A)。然后，時(shí)刻T3的A階段 進(jìn)行用于訪問數(shù)據(jù)的地址生成(地址A)，在時(shí)刻T4的El階段執(zhí)行乘法 (執(zhí)行A1)，在時(shí)刻T5的E2階段執(zhí)行加法(執(zhí)行A2)。而且，各階段的 動作能并行執(zhí)行，所以在時(shí)刻T2的F階段進(jìn)行處理B的提取(提取B)， 在時(shí)刻T3的D階段進(jìn)行處理B的譯碼(譯碼B)。圖3是表示DSPIO的控制電路20和存儲器訪問電路21A的詳細(xì)結(jié)構(gòu) 例的圖。控制電路20包含提取電路31、管道控制電路32、地址生成電路 33。此外，存儲器訪問電路21A包含地址寄存器41a、 41b、地址緩存器 42a、 42b、地址比較電路43a、 43b、地址選擇電路44a、 44b、讀出數(shù)據(jù)選 擇電路45a、 45b、讀出緩存器46a、 46b、讀出數(shù)據(jù)合成電路47、設(shè)定寄 存器51、 52、寫入數(shù)據(jù)選擇電路53、寫入緩存器54a、 54b。須指出的是， 數(shù)據(jù)存儲器23Aa相當(dāng)于本發(fā)明的第一存儲器，數(shù)據(jù)存儲器23Ab相當(dāng)于 本發(fā)明的第二存儲器。此外，由管道控制電路32能實(shí)現(xiàn)本發(fā)明的訪問請 求輸出部，由地址生成電路33能實(shí)現(xiàn)本發(fā)明的地址輸出部和數(shù)據(jù)信息輸 出部。此外，讀出數(shù)據(jù)選擇電路45a、讀出緩存器46a、讀出數(shù)據(jù)合成電 路47能實(shí)現(xiàn)本發(fā)明的讀出數(shù)據(jù)輸出部。此外，由寫入數(shù)據(jù)選擇電路53能 實(shí)現(xiàn)本發(fā)明的寫入數(shù)據(jù)輸出部，由地址緩存器42a、 42b能實(shí)現(xiàn)本發(fā)明的 寫入地址存儲部，由寫入緩存器54a、 54b能實(shí)現(xiàn)本發(fā)明的寫入數(shù)據(jù)存儲 部。此外，關(guān)于存儲器訪問電路21B，也成為與存儲器訪問電路21A同樣 的電路結(jié)構(gòu)。提取電路31從程序存儲器22讀出由程序計(jì)數(shù)器指定的地址的程序，對管道控制電路32輸出。管道控制電路32把從提取電路31輸出的程序譯碼，根據(jù)由譯碼取得 的命令，進(jìn)行存儲器訪問電路21A、 21B或運(yùn)算電路25的管道控制。例 如，管道控制電路32在適當(dāng)?shù)亩〞r(shí)輸出對數(shù)據(jù)存儲器23Aa的讀出請求 (XRD0)和寫入請求(XWR0)、對數(shù)據(jù)存儲器23Ab的讀出請求(XRD1) 和寫入請求(XWR1)。須指出的是，在本實(shí)施例中，讀出請求(XRD0) 為"0"時(shí)，從數(shù)據(jù)存儲器23Aa讀出數(shù)據(jù)，在寫入請求(XWR0)為"0" 時(shí)，對數(shù)據(jù)存儲器23Aa寫入數(shù)據(jù)。此外，在本實(shí)施例中，讀出請求(XRD1) 為"0"時(shí)，從數(shù)據(jù)存儲器23Ab讀出數(shù)據(jù)，在寫入請求(XWRO為"0" 時(shí)，對數(shù)據(jù)存儲器23Ab寫入數(shù)據(jù)。地址生成電路33根據(jù)程序的譯碼結(jié)果，生成對數(shù)據(jù)存儲器23Aa、23 Ab 的至少一方訪問時(shí)的地址，對地址總線BDAA輸出。在本實(shí)施例中，對地 址總線BDAA0輸出對于數(shù)據(jù)存儲器23Aa的地址，對地址總線BDAA1 輸出對于數(shù)據(jù)存儲器23Ab的地址。具體說明地址生成電路33的地址生成。圖4是表示數(shù)據(jù)存儲器23Aa、 23Ab的地址結(jié)構(gòu)例的圖。數(shù)據(jù)存儲器23Aa、 23Ab是數(shù)據(jù)寬度16位(N 位)，在數(shù)據(jù)存儲器23Aa中存儲DSP10的地址空間中的偶數(shù)地址的數(shù)據(jù)， 在數(shù)據(jù)存儲器23Ab中存儲DSP10的地址空間中的奇數(shù)地址的數(shù)據(jù)。例如， 在數(shù)據(jù)存儲器23Ab的n地址存儲DSP10的地址空間中的2n+l地址的數(shù) 據(jù)。圖5是表示向數(shù)據(jù)存儲器23Aa、 23Ab的訪問模式的圖。圖5 (a)是 表示訪問對象的數(shù)據(jù)的DSP10的地址空間的地址為偶數(shù)(2n)，數(shù)據(jù)尺寸 為16位時(shí)的訪問的圖。這時(shí)，地址生成電路33根據(jù)地址空間中的地址(2n 地址)和數(shù)據(jù)尺寸(16位)，生成對于數(shù)據(jù)存儲器23Aa的地址(n地址)， 對地址總線BDAAO輸出。圖5 (b)是表示訪問對象的數(shù)據(jù)的DSP10的 地址空間的地址為奇數(shù)(2n+l)，數(shù)據(jù)尺寸為16位時(shí)的訪問的圖。這時(shí)， 地址生成電路33根據(jù)地址空間中的地址(2n+l地址)和數(shù)據(jù)尺寸(16位)， 生成對于數(shù)據(jù)存儲器23Ab的地址(n地址)，對地址總線BDAA1輸出。 圖5 (c)是表示訪問對象的數(shù)據(jù)的DSP10的地址空間的地址為偶數(shù)(2n)， 數(shù)據(jù)尺寸為32位時(shí)的訪問的圖。這時(shí)，地址生成電路33根據(jù)地址空間中 的地址(2n地址)和數(shù)據(jù)尺寸(32位)，生成對于數(shù)據(jù)存儲器23Aa、 23Ab 的地址(n地址)，對地址總線BDAAO、 BDAA1輸出。圖5 (d)是表示訪 問對象的數(shù)據(jù)的DSPIO的地址空間的地址為奇數(shù)(2n+l),數(shù)據(jù)尺寸為32 位時(shí)的訪問的圖。這時(shí)，地址生成電路33根據(jù)地址空間中的地址(2n+l 地址)和數(shù)據(jù)尺寸(32位)，生成對于數(shù)據(jù)存儲器23Ab的地址(n地址)， 對地址總線BDAA1輸出，并且生成對于數(shù)據(jù)存儲器23Aa的地址(n+l地 址)，對地址總線BDAAO輸出。對數(shù)據(jù)存儲器23Aa寫入數(shù)據(jù)時(shí)，在地址寄存器41a存儲對地址總線 BDAAO輸出的地址。此外，對數(shù)據(jù)存儲器23Ab寫入數(shù)據(jù)時(shí)，在地址寄存 器41b存儲對地址總線BDAA1輸出的地址。具體而言，在El階段對地 址總線BDAA0輸出的地址在E2階段由地址寄存器41a取入，在El階段 對地址總線BDAA1輸出的地址在E2階段由地址寄存器41b取入。對數(shù)據(jù)存儲器23Aa寫入數(shù)據(jù)時(shí)，在地址緩存器42a存儲在地址寄存 器41a中存儲的地址。此外，對數(shù)據(jù)存儲器23Ab寫入數(shù)據(jù)時(shí)，在地址緩 存器42b存儲在地址寄存器41b中存儲的地址。具體而言，在E2階段中 存儲在地址寄存器41a中的地址在下一時(shí)鐘周期中由地址緩存器42a取 入，在E2階段中存儲在地址寄存器41b中的地址在下一時(shí)鐘周期中由地 址緩存器42b取入。地址比較電路43a輸出對地址總線BDAAO輸出的地址和地址緩存器 42a中存儲的地址的比較結(jié)果。此外，地址比較電路43b輸出對地址總線 BDAA1輸出的地址和地址緩存器42b中存儲的地址的比較結(jié)果。地址選擇電路44a根據(jù)從地址比較電路43a輸出的比較結(jié)果，把對地 址總線BDAAO輸出的地址或者地址緩存器42a中存儲的地址的任意一方 對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。具體而言，在對地址總線 BDAAO輸出的對于數(shù)據(jù)存儲器23Aa的讀出地址與地址緩存器42a中存儲 的對于數(shù)據(jù)存儲器23Aa的寫入地址相同時(shí)，把地址緩存器42a中存儲的 寫入地址對數(shù)據(jù)存儲器23Aa輸出，這2個地址不同時(shí)，把對地址總線 BDAAO輸出的讀出地址向數(shù)據(jù)存儲器23Aa輸出。此外，地址選擇電路 44b根據(jù)從地址比較電路43b輸出的比較結(jié)果，把對地址總線BDAAl輸 出的地址或者地址緩存器42b中存儲的地址的任意一方對數(shù)據(jù)存儲器 23Ab的地址輸入端子輸入。具體而言，在對地址總線BDAAl輸出的對于 數(shù)據(jù)存儲器23Ab的讀出地址與地址緩存器42b中存儲的對于數(shù)據(jù)存儲器 23Ab的寫入地址相同時(shí)，把地址緩存器42b中存儲的寫入地址對數(shù)據(jù)存 儲器23Ab輸出，這2個地址不同時(shí)，把對地址總線BDAAl輸出的讀出 地址向數(shù)據(jù)存儲器23Ab輸出。讀出數(shù)據(jù)選擇電路45a根據(jù)從地址比較電路43a輸出的比較結(jié)果，把 從數(shù)據(jù)存儲器23Aa的數(shù)據(jù)輸出端子輸出的數(shù)據(jù)、或者寫入緩存器54a中 存儲的預(yù)定對數(shù)據(jù)存儲器23Aa寫入的數(shù)據(jù)的任意一方對讀出緩存器46a 輸出。具體而言，對地址總線BDAAO輸出的對于數(shù)據(jù)存儲器23Aa的讀 出地址和地址緩存器42a中存儲的對于數(shù)據(jù)存儲器23Aa的寫入地址相同 時(shí)，把寫入緩存器54a中存儲的數(shù)據(jù)對讀出緩存器46a輸出，這2個地址 不同時(shí)，把從數(shù)據(jù)存儲器23Aa的數(shù)據(jù)輸出端子輸出的數(shù)據(jù)對讀出緩存器 46a輸出。此外，讀出數(shù)據(jù)選擇電路45b根據(jù)從地址比較電路43b輸出的 比較結(jié)果，把從數(shù)據(jù)存儲器23Ab的數(shù)據(jù)輸出端子輸出的數(shù)據(jù)、或者寫入 緩存器54b中存儲的預(yù)定對數(shù)據(jù)存儲器23Ab寫入的數(shù)據(jù)的任意一方對讀 出緩存器46b輸出。具體而言，對地址總線BDAAl輸出的對于數(shù)據(jù)存儲 器23Ab的讀出地址和地址緩存器42b中存儲的對于數(shù)據(jù)存儲器23Ab的 寫入地址相同時(shí)，把寫入緩存器54b中存儲的數(shù)據(jù)對讀出緩存器46b輸出， 這2個地址不同時(shí)，把從數(shù)據(jù)存儲器23Ab的數(shù)據(jù)輸出端子輸出的數(shù)據(jù)對 讀出緩存器46b輸出。在讀出緩存器46a中存儲從讀出數(shù)據(jù)選擇電路45a輸出的數(shù)據(jù)。具體 而言，從數(shù)據(jù)存儲器23Aa讀出數(shù)據(jù)時(shí)，在A階段對地址總線BDAAO輸 出讀出地址，在El階段，從數(shù)據(jù)存儲器23Aa或?qū)懭刖彺嫫?4a讀出數(shù)據(jù)， 讀出的數(shù)據(jù)在E2階段存儲到讀出緩存器46a。此外，在讀出緩存器46b 中存儲從讀出數(shù)據(jù)選擇電路45b輸出的數(shù)據(jù)。具體而言，從數(shù)據(jù)存儲器 23Ab讀出數(shù)據(jù)
讀出數(shù)據(jù)合成電路47根據(jù)設(shè)定寄存器51中存儲的關(guān)于數(shù)據(jù)尺寸的信 息和關(guān)于地址的信息，從讀出緩存器46a、 46b的至少一方中存儲的數(shù)據(jù) 生成讀出數(shù)據(jù)，對數(shù)據(jù)總線BDA輸出。具體而言，讀出數(shù)據(jù)的數(shù)據(jù)尺寸 為16位，讀出數(shù)據(jù)的地址空間中的地址為偶數(shù)時(shí)(圖5 (a))，把讀出緩 存器46a中存儲的數(shù)據(jù)對數(shù)據(jù)總線BDA的下級16位[15: O]輸出。此外， 讀出數(shù)據(jù)的數(shù)據(jù)尺寸為16位，讀出數(shù)據(jù)的地址空間中的地址為奇數(shù)時(shí)(圖 5(b))，把讀出緩存器46b中存儲的數(shù)據(jù)對數(shù)據(jù)總線BDA的下級16位[15: O]輸出。此外，讀出數(shù)據(jù)的數(shù)據(jù)尺寸為32位，讀出數(shù)據(jù)的地址空間中的地 址為偶數(shù)時(shí)(圖5 (c))，把讀出緩存器46a中存儲的數(shù)據(jù)對數(shù)據(jù)總線BDA 的上級16位[31: 16]輸出，把讀出緩存器46b中存儲的數(shù)據(jù)對數(shù)據(jù)總線 BDA的下級16位[15: O]輸出。此外，讀出數(shù)據(jù)的數(shù)據(jù)尺寸為32位，讀 出數(shù)據(jù)的地址空間中的地址為奇數(shù)時(shí)(圖5 (d))，把讀出緩存器46b中存 儲的數(shù)據(jù)對數(shù)據(jù)總線BDA的上級16位[31: 16]輸出，把讀出緩存器46a 中存儲的數(shù)據(jù)對數(shù)據(jù)總線BDA的下級16位[15: O]輸出。在設(shè)定寄存器51存儲關(guān)于來自數(shù)據(jù)存儲器23Aa、 23Ab的讀出數(shù)據(jù)、 或者向數(shù)據(jù)存儲器23Aa、 23Ab的寫入數(shù)據(jù)的關(guān)于數(shù)據(jù)尺寸的信息以及關(guān) 于地址空間的地址的信息。在本實(shí)施例中，關(guān)于數(shù)據(jù)尺寸的信息在數(shù)據(jù)尺 寸為16位時(shí)用"1"表示，在數(shù)據(jù)尺寸為32位時(shí)用"0"表示。此外，在 本實(shí)施例中，關(guān)于地址的信息在地址為偶數(shù)時(shí)用"0"表示，在地址為奇 數(shù)時(shí)用"1"表示。對數(shù)據(jù)存儲器42a或數(shù)據(jù)存儲器42b寫入數(shù)據(jù)時(shí)，在設(shè)定寄存器52 中存儲在設(shè)定寄存器51中設(shè)定的數(shù)據(jù)。具體而言，在E1階段在設(shè)定寄存 器51中設(shè)定的數(shù)據(jù)在E2階段由設(shè)定寄存器52取入。寫入數(shù)據(jù)選擇電路53根據(jù)設(shè)定寄存器52中存儲的關(guān)于數(shù)據(jù)尺寸的信 息和關(guān)于地址的信息，把對數(shù)據(jù)總線BDA輸出的寫入數(shù)據(jù)輸出到寫入緩 存器54a、 54b的至少一方。具體而言，寫入數(shù)據(jù)的數(shù)據(jù)尺寸為16位，寫 入數(shù)據(jù)的地址空間的地址為偶數(shù)時(shí)(圖5 (a))，把對數(shù)據(jù)總線BDA的下 級16位[15: O]輸出的數(shù)據(jù)輸出到寫入緩存器54a。此外，寫入數(shù)據(jù)的數(shù) 據(jù)尺寸為16位，寫入數(shù)據(jù)的地址空間的地址為奇數(shù)時(shí)(圖5 (b))，把對 數(shù)據(jù)總線BDA的下級16位[15: 0]輸出的數(shù)據(jù)輸出到寫入緩存器54b。此
外，寫入數(shù)據(jù)的數(shù)據(jù)尺寸為32位，寫入數(shù)據(jù)的地址空間的地址為偶數(shù)時(shí)(圖5(c))，把對數(shù)據(jù)總線BDA的上級16位[31: 16]輸出的數(shù)據(jù)輸出到 寫入緩存器54a，把對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù)據(jù)輸出 到寫入緩存器54b。此外，寫入數(shù)據(jù)的數(shù)據(jù)尺寸為32位，寫入數(shù)據(jù)的地址 空間的地址為奇數(shù)時(shí)(圖5 (d))，把對數(shù)據(jù)總線BDA的上級16位[31: 16]輸出的數(shù)據(jù)輸出到寫入緩存器54b，把對數(shù)據(jù)總線BDA的下級16位 [15: 0]輸出的數(shù)據(jù)輸出到寫入緩存器54a。 ==存儲器訪問動作==參照圖6~圖23說明DSP的存儲器訪問動作。須指出的是，在圖6 圖21中，用實(shí)線表示與存儲器訪問動作關(guān)聯(lián)的部分，用虛線表示不關(guān)聯(lián) 的部分。圖6是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)時(shí)的寫入動作 的圖。地址空間的地址為偶數(shù)，所以在A階段，在地址生成電路33生成 對數(shù)據(jù)存儲器23Aa的寫入地址。然后，生成的寫入地址在E1階段對地址 總線BDAAO輸出。然后，在E2階段，把對地址總線BDAAO輸出的寫入 地址由地址寄存器41a取入，并且對數(shù)據(jù)總線BDA的下級16位[15: 0] 輸出16位的寫入數(shù)據(jù)。此外，地址生成電路33在E1階段把表示數(shù)據(jù)尺 寸為16位的信息"1"、表示地址是偶數(shù)的信息"0"對設(shè)定寄存器51寫 入。然后，對設(shè)定寄存器51寫入的信息在E2階段由設(shè)定寄存器52取入。然后，如果變?yōu)镋2階段的下一時(shí)鐘周期，地址寄存器41a中存儲的 地址就由地址緩存器42a取入。此外，寫入數(shù)據(jù)選擇電路53按照設(shè)定寄 存器52中存儲的信息，把對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù) 據(jù)對寫入緩存器54a輸出。在圖6時(shí)，在寫入之后不接著讀出，所以通過管道控制電路32的控 制，地址選擇電路44a把地址緩存器42a中存儲的地址對數(shù)據(jù)存儲器23Aa 的地址輸入端子輸入。然后，從管道控制電路32對數(shù)據(jù)存儲器23Aa輸出 寫入請求(XWRO="0")，從而把寫入緩存器54a中存儲的數(shù)據(jù)寫入數(shù)據(jù) 存儲器23Aa。圖7是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)時(shí)的寫入動作 的圖。地址空間的地址為奇數(shù)，所以在A階段，在地址生成電路33生成
對數(shù)據(jù)存儲器23Ab的寫入地址。然后，生成的寫入地址在E1階段對地址 總線BDAA1輸出。然后，在E2階段，把對地址總線BDAA1輸出的寫入 地址由地址寄存器41b取入，并且對數(shù)據(jù)總線BDA的下級16位[15: 0] 輸出16位的寫入數(shù)據(jù)。此外，地址生成電路33在E1階段把表示數(shù)據(jù)尺 寸為16位的信息"1"、表示地址是奇數(shù)的信息"1"對設(shè)定寄存器51寫 入。然后，對設(shè)定寄存器51寫入的信息在E2階段由設(shè)定寄存器52取入。然后，如果變?yōu)镋2階段的下一時(shí)鐘周期，地址寄存器41b中存儲的 地址就由地址緩存器42b取入。此外，寫入數(shù)據(jù)選擇電路53按照設(shè)定寄 存器52中存儲的信息，把對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù) 據(jù)對寫入緩存器54b輸出。在圖7時(shí)，在寫入之后不接著讀出，所以通過管道控制電路32的控 制，地址選擇電路44b把地址緩存器42b中存儲的地址對數(shù)據(jù)存儲器23Ab 的地址輸入端子輸入。然后，從管道控制電路32對數(shù)據(jù)存儲器23Ab輸出 寫入請求(XWR1="0")，從而把寫入緩存器54b中存儲的數(shù)據(jù)寫入數(shù)據(jù) 存儲器23Ab。圖8是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)時(shí)的寫入動作 的圖。首先，在A階段，地址生成電路33中生成對數(shù)據(jù)存儲器23Aa、 23Ab 的寫入地址。然后，在E1階段，把對數(shù)據(jù)存儲器23Aa的寫入地址對地址 總線BDAA0輸出，把對數(shù)據(jù)存儲器23Ab的寫入地址對地址總線BDAA1 輸出。然后在E2階段，對地址總線BDAA0輸出的寫入地址由地址寄存 器41a取入，對地址總線BDAA1輸出的寫入地址由地址寄存器41b取 入。此外，在E2階段，對數(shù)據(jù)總線BDA[31: O]輸出寫入數(shù)據(jù)。此外，地 址生成電路33在El階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址 是偶數(shù)的信息"0"對設(shè)定寄存器51寫入。然后，對設(shè)定寄存器51寫入 的信息在E2階段由設(shè)定寄存器52取入。然后，如果變?yōu)镋2階段的下一時(shí)鐘周期，地址寄存器41a中存儲的 地址就由地址緩存器42a取入，地址寄存器41b中存儲的地址就由地址緩 存器42b取入。此外，寫入數(shù)據(jù)選擇電路53按照設(shè)定寄存器52中存儲的 信息，把對數(shù)據(jù)總線BDA的上級16位[31: 16]輸出的數(shù)據(jù)對寫入緩存器 54a輸出，把對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù)據(jù)對寫入緩存
器54b輸出。在圖8時(shí)，在寫入之后不接著讀出，所以通過管道控制電路32的控 制，地址選擇電路44a把地址緩存器42a中存儲的地址對數(shù)據(jù)存儲器23Aa 的地址輸入端子輸入。同樣，地址選擇電路44b把地址緩存器42b中存儲 的地址對數(shù)據(jù)存儲器23Ab的地址輸入端子輸入。然后，從管道控制電路 32對數(shù)據(jù)存儲器23Aa輸出寫入請求(XWR0= "0")，從而把寫入緩存器 54a中存儲的數(shù)據(jù)寫入數(shù)據(jù)存儲器23Aa。同樣，從管道控制電路32對數(shù) 據(jù)存儲器23Ab輸出寫入請求(XWR1= "0")，從而把寫入緩存器54b中 存儲的數(shù)據(jù)寫入數(shù)據(jù)存儲器23Ab。圖9是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)時(shí)的寫入動作 的圖。首先，在A階段，地址生成電路33中生成對數(shù)據(jù)存儲器23Aa、 23Ab 的寫入地址。然后，在E1階段，把對數(shù)據(jù)存儲器23Aa的寫入地址對地址 總線BDAA0輸出，把對數(shù)據(jù)存儲器23Ab的寫入地址對地址總線BDAA1 輸出。然后在E2階段，對地址總線BDAAO輸出的寫入地址由地址寄存 器41a取入，對地址總線BDAAl輸出的寫入地址由地址寄存器41b取 入。此外，在E2階段，對數(shù)據(jù)總線BDA[31: O]輸出寫入數(shù)據(jù)。此外，地 址生成電路33在El階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址 是奇數(shù)的信息"1"對設(shè)定寄存器51寫入。然后，對設(shè)定寄存器51寫入 的信息在E2階段由設(shè)定寄存器52取入。然后，如果變?yōu)镋2階段的下一時(shí)鐘周期，地址寄存器41a中存儲的 地址就由地址緩存器42a取入，地址寄存器41b中存儲的地址就由地址緩 存器42b取入。此外，寫入數(shù)據(jù)選擇電路53按照設(shè)定寄存器52中存儲的 信息，把對數(shù)據(jù)總線BDA的上級16位[31: 16]輸出的數(shù)據(jù)對寫入緩存器 54b輸出，把對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù)據(jù)對寫入緩存 器54a輸出。在圖9時(shí)，在寫入之后不接著讀出，所以通過管道控制電路32的控 制，地址選擇電路44a把地址緩存器42a中存儲的地址對數(shù)據(jù)存儲器23Aa 的地址輸入端子輸入。同樣，地址選擇電路44b把地址緩存器42b中存儲 的地址對數(shù)據(jù)存儲器23Ab的地址輸入端子輸入。然后，從管道控;制龜路 32對數(shù)據(jù)存儲器23Aa輸出寫入請求(XWR0= "0")，從而把寫入緩存器54a中存儲的數(shù)據(jù)寫入數(shù)據(jù)存儲器23Aa。同樣，從管道控制電路32對數(shù) 據(jù)存儲器23Ab輸出寫入請求(XWR1="0")，從而把寫入緩存器54b中 存儲的數(shù)據(jù)寫入數(shù)據(jù)存儲器23Ab。圖IO是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)時(shí)的讀出動作 的圖。地址空間的地址為偶數(shù)，所以在A階段，在地址生成電路33生成 對數(shù)據(jù)存儲器23Aa的讀出地址。然后，生成的讀出地址在E1階段對地址 總線BDAAO輸出。此外，地址生成電路33在E1階段把表示數(shù)據(jù)尺寸為 16位的信息"1"、表示地址是偶數(shù)的信息"0"對設(shè)定寄存器51寫入。在圖10時(shí)，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，地址選擇電路44a把對地址總線BDAAO輸出的地址對數(shù)據(jù)存儲器 23Aa的地址輸入端子輸入。然后，如果從管道控制電路32對數(shù)據(jù)存儲器 23Aa輸出讀出請求(XRDO="0")，就從數(shù)據(jù)存儲器23Aa輸出相應(yīng)的數(shù) 據(jù)。此外，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控制， 讀出數(shù)據(jù)選擇電路45a把從數(shù)據(jù)存儲器23 Aa輸出的數(shù)據(jù)對讀出緩存器46a 輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把 讀出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。圖11是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)時(shí)的讀出動作 的圖。地址空間的地址為奇數(shù)，所以在A階段，在地址生成電路33生成 對數(shù)據(jù)存儲器23Ab的讀出地址。然后，生成的讀出地址在E1階段對地址 總線BDAA1輸出。此外，地址生成電路33在El階段把表示數(shù)據(jù)尺寸為 16位的信息"1"、表示地址是奇數(shù)的信息"1"對設(shè)定寄存器51寫入。在圖11時(shí)，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，地址選擇電路44b把對地址總線BDAA1輸出的地址對數(shù)據(jù)存儲器 23Ab的地址輸入端子輸入。然后，如果從管道控制電路32對數(shù)據(jù)存儲器 23Ab輸出讀出請求(XRD1="0")，就從數(shù)據(jù)存儲器23Ab輸出相應(yīng)的數(shù) 據(jù)。此外，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控制， 讀出數(shù)據(jù)選擇電路45b把從數(shù)據(jù)存儲器23 Ab輸出的數(shù)據(jù)對讀出緩存器46b 輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把 讀出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。圖12是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)時(shí)的讀出動作
的圖。首先，在A階段，在地址生成電路33中生成對數(shù)據(jù)存儲器23Aa、 23Ab的讀出數(shù)據(jù)。然后，在E1階段，把對數(shù)據(jù)存儲器23Aa的讀出地址 對地址總線BDAA0輸出，把對數(shù)據(jù)存儲器23Ab的讀出地址對地址總線 BDAA1輸出。此外，地址生成電路33在El階段把表示數(shù)據(jù)尺寸為32位 的信息"0"、表示地址是偶數(shù)的信息"0"對設(shè)定寄存器51寫入。在圖12時(shí)，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，地址選擇電路44a把對地址總線BDAA0輸出的地址對數(shù)據(jù)存儲器 23Aa的地址輸入端子輸入。而且，如果從管道控制電路32對數(shù)據(jù)存儲器 23Aa輸出讀出請求(XRD0="0")，就從數(shù)據(jù)存儲器23Aa輸出相應(yīng)的數(shù) 據(jù)。同樣，地址選擇電路44b把對地址總線BDAAl輸出的地址對數(shù)據(jù)存 儲器23Ab的地址輸入端子輸入。而且，如果從管道控制電路32對數(shù)據(jù)存 儲器23Ab輸出讀出請求(XRD1= "0")，就從數(shù)據(jù)存儲器23Ab輸出相應(yīng) 的數(shù)據(jù)。此外，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，讀出數(shù)據(jù)選擇電路45a把從數(shù)據(jù)存儲器23Aa輸出的數(shù)據(jù)對讀出緩存 器46a輸出。同樣，讀出數(shù)據(jù)選擇電路45b把從數(shù)據(jù)存儲器23Ab輸出的 數(shù)據(jù)對讀出緩存器46b輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存 器51中存儲的信息，把讀出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的 上級16位[31: 16]輸出，把讀出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA 的下級16位[15: O]輸出。圖13是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)時(shí)的讀出動作 的圖。首先，在A階段，在地址生成電路33中生成對數(shù)據(jù)存儲器23Aa、 23Ab的讀出數(shù)據(jù)。然后，在E1階段，把對數(shù)據(jù)存儲器23Aa的讀出地址 對地址總線BDAA0輸出，把對數(shù)據(jù)存儲器23Ab的讀出地址對地址總線 BDAA1輸出。此外，地址生成電路33在E1階段把表示數(shù)據(jù)尺寸為32位 的信息"0"、表示地址是奇數(shù)的信息"1"對設(shè)定寄存器51寫入。在圖13時(shí)，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，地址選擇電路44a把對地址總線BDAA0輸出的地址對數(shù)據(jù)存儲器 23Aa的地址輸入端子輸入。而且，如果從管道控制電路32對數(shù)據(jù)存儲器 23Aa輸出讀出請求(XRD0="0")，就從數(shù)據(jù)存儲器23Aa輸出相應(yīng).的數(shù) 據(jù)。同樣，地址選擇電路44b把對地址總線BDAAl輸出的地址對數(shù)據(jù)存
儲器23Ab的地址輸入端子輸入。而且，如果從管道控制電路32對數(shù)據(jù)存 儲器23Ab輸出讀出請求(XRDl-"0")，就從數(shù)據(jù)存儲器23Ab輸出相應(yīng) 的數(shù)據(jù)。此外，在讀出之前不進(jìn)行寫入，所以通過管道控制電路32的控 制，讀出數(shù)據(jù)選擇電路45a把從數(shù)據(jù)存儲器23Aa輸出的數(shù)據(jù)對讀出緩存 器46a輸出。同樣，讀出數(shù)據(jù)選擇電路45b把從數(shù)據(jù)存儲器23Ab輸出的 數(shù)據(jù)對讀出緩存器46b輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存 器51中存儲的信息，把讀出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的 上級16位[3h 16]輸出，把讀出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA 的下級16位[15: O]輸出。圖14是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。地址空間的地址為偶數(shù)，所以在A階段， 在地址生成電路33中生成對于數(shù)據(jù)存儲器23Aa的讀出地址。然后，把生 成的讀出地址在E1階段對地址總線BDAAO輸出。此外，地址生成電路 33在El階段把表示數(shù)據(jù)尺寸為16位的信息"1"、表示地址是偶數(shù)的信 息"0"對設(shè)定寄存器51寫入。在圖14時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAA0輸出的地址和地址緩存器42a 中存儲的地址的比較結(jié)果。在圖14時(shí)，這些地址相同，所以地址選擇電 路44a按照從地址比較電路43a輸出的比較結(jié)果，把地址緩存器42a中存 儲的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇 電路45a按照從地址比較電路43a輸出的比較結(jié)果，把寫入緩存器54a中 存儲的數(shù)據(jù)對讀出緩存器46a輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè) 定寄存器51中存儲的信息，把讀出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線 BDA的下級16位[15: O]輸出。此外，如果從管道控制電路32對數(shù)據(jù)存 儲器23Aa輸出寫入請求(XWRO- "0")，就把寫入緩存器54a中存儲的 數(shù)據(jù)對數(shù)據(jù)存儲器23Aa寫入。圖15是表示數(shù)據(jù)尺寸為16位，地址空間的地址為偶數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。地址空間的地址為偶數(shù)，所以在A階段， 在地址生成電路33中生成對于數(shù)據(jù)存儲器23Aa的讀出地址。然后，把生 成的讀出地址在E1階段對地址總線BDAAO輸出。此外，地址生成電路 33在El階段把表示數(shù)據(jù)尺寸為16位的信息"1"、表示地址是偶數(shù)的信息"0"對設(shè)定寄存器51寫入。在圖15時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAA0輸出的地址和地址緩存器42a 中存儲的地址的比較結(jié)果。在圖15時(shí)，這些地址不同，所以地址選擇電 路44a按照從地址比較電路43a輸出的比較結(jié)果，對地址總線BDAA0輸 出的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。如果從管道控制電路 32對數(shù)據(jù)存儲器23Aa輸出讀出請求(XRD0="0")，就從數(shù)據(jù)存儲器23Aa 輸出相應(yīng)的數(shù)據(jù)。然后，讀出數(shù)據(jù)選擇電路45a按照從地址比較電路43a 輸出的比較結(jié)果，.把從數(shù)據(jù)存儲器23Aa輸出的數(shù)據(jù)對讀出緩存器46a輸 出。此外，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把讀 出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。須 指出的是，地址緩存器42a中存儲的地址和寫入緩存器54a中存儲的數(shù)據(jù) 不清除地保持。然后，在從數(shù)據(jù)存儲器23Aa進(jìn)行數(shù)據(jù)讀出之后的適宜的 定時(shí)，把地址緩存器42a中存儲的地址對數(shù)據(jù)存儲器23Aa的地址輸入端 子輸入，輸出寫入請求(XWR0="0")，從而對數(shù)據(jù)存儲器23Aa進(jìn)行數(shù) 據(jù)的寫入。圖16是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。地址空間的地址為奇數(shù)，所以在A階段， 在地址生成電路33中生成對于數(shù)據(jù)存儲器23Ab的讀出地址。然后，把生 成的讀出地址在E1階段對地址總線BDAA1輸出。此外，地址生成電路 33在El階段把表示數(shù)據(jù)尺寸為16位的信息"1"、表示地址是奇數(shù)的信 息"1"對設(shè)定寄存器51寫入。在圖16時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43b輸出對地址總線BDAA1輸出的地址和地址緩存器42b 中存儲的地址的比較結(jié)果。在圖16時(shí)，這些地址相同，所以地址選擇電 路44b按照從地址比較電路43b輸出的比較結(jié)果，把地址緩存器42b中存 儲的地址對數(shù)據(jù)存儲器23Ab的地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇 電路45b按照從地址比較電路43b輸出的比較結(jié)果，把寫入緩存器54b中 存儲的數(shù)據(jù)對讀出緩存器46b輸出。然后，讀出數(shù)據(jù)合成電路47按照設(shè)
定寄存器5]中存儲的信息，把讀出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。此外，如果從管道控制電路32對數(shù)據(jù)存 儲器23Ab輸出寫入請求(XWR1- "0")，就把寫入緩存器54b中存儲的 數(shù)據(jù)對數(shù)據(jù)存儲器23Ab寫入。圖17是表示數(shù)據(jù)尺寸為16位，地址空間的地址為奇數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。地址空間的地址為奇數(shù)，所以在A階段， 在地址生成電路33中生成對于數(shù)據(jù)存儲器23Ab的讀出地址。然后，把生 成的讀出地址在E1階段對地址總線BDAA1輸出。此外，地址生成電路 33在El階段把表示數(shù)據(jù)尺寸為16位的信息"1"、表示地址是奇數(shù)的信 息"1"對設(shè)定寄存器51寫入。在圖17時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43b輸出對地址總線BDAA1輸出的地址和地址緩存器42b 中存儲的地址的比較結(jié)果。在圖17時(shí)，這些地址不同，所以地址選擇電 路44b按照從地址比較電路43b輸出的比較結(jié)果，對地址總線BDAA1輸 出的地址對數(shù)據(jù)存儲器23Ab的地址輸入端子輸入。如果從管道控制電路 32對數(shù)據(jù)存儲器23Ab輸出讀出請求(XKDl-"O")，就從數(shù)據(jù)存儲器23Ab 輸出相應(yīng)的數(shù)據(jù)。然后，讀出數(shù)據(jù)選擇電路45b按照從地址比較電路43b 輸出的比較結(jié)果，把從數(shù)據(jù)存儲器23Ab輸出的數(shù)據(jù)對讀出緩存器46b輸 出。此外，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把讀 出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。須 指出的是，地址緩存器42b中存儲的地址和寫入緩存器54b中存儲的數(shù)據(jù) 不清除地保持。然后，在從數(shù)據(jù)存儲器23Ab進(jìn)行數(shù)據(jù)讀出之后的適宜的 定時(shí)，把地址緩存器42b中存儲的地址對數(shù)據(jù)存儲器23Ab的地址輸入端 子輸入，輸出寫入請求(XWR1= "0")，從而對數(shù)據(jù)存儲器23Ab進(jìn)行數(shù) 據(jù)的寫入。圖18是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。首先在A階段，在地址生成電路33生 成對于數(shù)據(jù)存儲器23Aa、 23Ab的讀出地址。然后，在El階段把對于數(shù) 據(jù)存儲器23Aa的讀出地址對地址總線BDAA0輸出，把對于數(shù)據(jù)存儲器 23Ab的讀出地址對地址總線BDAAl輸出。此外，地址生成電路33在E1
階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址是偶數(shù)的信息"0"對 設(shè)定寄存器51寫入。在圖18時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAAO輸出的地址和地址緩存器42a 中存儲的地址的比較結(jié)果。在圖18時(shí)，這些地址相同，所以地址選擇電 路44a按照從地址比較電路43a輸出的比較結(jié)果，把地址緩存器42a中存 儲的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇 電路45a按照從地址比較電路43a輸出的比較結(jié)果，把寫入緩存器54a中 存儲的數(shù)據(jù)對讀出緩存器46a輸出。同樣，地址比較電路43b輸出對地址 總線BDAA1輸出的地址和地址緩存器42b中存儲的地址的比較結(jié)果。在 圖18時(shí)，這^l地址相同，所以地址選擇電路44b按照從地址比較電路43b 輸出的比較結(jié)果，把地址緩存器42b中存儲的地址對數(shù)據(jù)存儲器23Ab的 地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇電路45b按照從地址比較電路43b 輸出的比較結(jié)果，把寫入緩存器54b中存儲的數(shù)據(jù)對讀出緩存器46b輸出。 然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把讀出緩 存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的上級16位[31: 16]輸出，把讀 出緩存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。此 外，如果從管道控制電路32對數(shù)據(jù)存儲器23Aa輸出寫入請求(XWRO= "0")，就把寫入緩存器54a中存儲的數(shù)據(jù)對數(shù)據(jù)存儲器23Aa寫入。同樣， 如果從管道控制電路32對數(shù)據(jù)存儲器23Ab輸出寫入請求(XWRl-"0")， 就把寫入緩存器54b中存儲的數(shù)據(jù)對數(shù)據(jù)存儲器23Ab寫入。圖19是表示數(shù)據(jù)尺寸為32位，地址空間的地址為偶數(shù)，接著對不同 地址的寫入動作的讀出動作的圖。首先在A階段，在地址生成電路33生 成對于數(shù)據(jù)存儲器23Aa、 23Ab的讀出地址。然后，在El階段把對于數(shù) 據(jù)存儲器23Aa的讀出地址對地址總線BDAAO輸出，把對于數(shù)據(jù)存儲器 23Ab的讀出地址對地址總線BDAA1輸出。此外，地址生成電路33在E1 階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址是偶數(shù)的信息"0"對 設(shè)定寄存器51寫入。在圖19時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAAO輸出的地址和地址緩存器42a中存儲的地址的比較結(jié)果。在圖19時(shí)，這些地址不同，所以地址選擇電路44a按照從地址比較電路43a輸出的比較結(jié)果，把對地址總線BDAA0 輸出的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。此外，如果從管道 控制電路32對數(shù)據(jù)存儲器23Aa輸出讀出請求(XRD0= "0")，就從數(shù)據(jù) 存儲器23Aa輸出相應(yīng)的數(shù)據(jù)。同樣，地址比較電路43b輸出對地址總線 BDAA1輸出的地址和地址緩存器42b中存儲的地址的比較結(jié)果。在圖19 時(shí)，這些地址不同，所以地址選擇電路44b按照從地址比較電路43b輸出 的比較結(jié)果，把對地址總線BDAA1輸出的地址對數(shù)據(jù)存儲器23Ab的地 址輸入端子輸入。此外，如果從管道控制電路32對數(shù)據(jù)存儲器23Ab輸出 讀出請求(XRD1="0")，就從數(shù)據(jù)存儲器23Ab輸出相應(yīng)的數(shù)據(jù)。然后，讀出數(shù)據(jù)選擇電路45a按照從地址比較電路43a輸出的比較結(jié) 果，把從數(shù)據(jù)存儲器23Aa輸出的數(shù)據(jù)對讀出緩存器46a輸出。同樣，讀 出數(shù)據(jù)選擇電路45b按照從地址比較電路43b輸出的比較結(jié)果，把從數(shù)據(jù) 存儲器23Ab輸出的數(shù)據(jù)對讀出緩存器46b輸出。此外，讀出數(shù)據(jù)合成電 路47按照設(shè)定寄存器51中存儲的信息，把讀出緩存器46a中存儲的數(shù)據(jù) 向數(shù)據(jù)總線BDA的上級16位[3h 16]輸出，把讀出緩存器46b中存儲的 數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。須指出的是，地址緩存器 42a、 42b中存儲的地址和寫入緩存器54a、 54b中存儲的數(shù)據(jù)不清除地保 持。然后，在從數(shù)據(jù)存儲器23Aa、 23Ab進(jìn)行數(shù)據(jù)的讀出之后的適宜的定 時(shí)，把地址緩存器42a、 42b中存儲的地址分別對數(shù)據(jù)存儲器23Aa、 23Ab 的地址輸入端子輸入，輸出寫入請求(XWR0-"0"、 XWR1="0")，從而 對數(shù)據(jù)存儲器23Aa、 23Ab進(jìn)行數(shù)據(jù)的寫入。圖20是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)，接著對同一 地址的寫入動作的讀出動作的圖。首先在A階段，在地址生成電路33生 成對于數(shù)據(jù)存儲器23Aa、 23Ab的讀出地址。然后，在El階段把對于數(shù) 據(jù)存儲器23Aa的讀出地址對地址總線BDAAO輸出，把對于數(shù)據(jù)存儲器 23Ab的讀出地址對地址總線BDAAl輸出。此外，地址生成電路33在E1 階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址是奇數(shù)的信息"1"對 設(shè)定寄存器51寫入。在圖20時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAAO輸出的地址和地址緩存器42a 中存儲的地址的比較結(jié)果。在圖20時(shí)，這些地址相同，所以地址選擇電 路44a按照從地址比較電路43a輸出的比較結(jié)果，把地址緩存器42a中存 儲的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇 電路45a按照從地址比較電路43a輸出的比較結(jié)果，把寫入緩存器54a中 存儲的數(shù)據(jù)對讀出緩存器46a輸出。同樣，地址比較電路43b輸出對地址 總線BDAA1輸出的地址和地址緩存器42b中存儲的地址的比較結(jié)果。在 圖20時(shí)，這些地址相同，所以地址選擇電路44b按照從地址比較電路43b 輸出的比較結(jié)果，把地址緩存器42b中存儲的地址對數(shù)據(jù)存儲器23Ab的 地址輸入端子輸入。此外，讀出數(shù)據(jù)選擇電路45b按照從地址比較電路43b 輸出的比較結(jié)果，把寫入緩存器54b中存儲的數(shù)據(jù)對讀出緩存器46b輸出。 然后，讀出數(shù)據(jù)合成電路47按照設(shè)定寄存器51中存儲的信息，把讀出緩 存器46b中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的上級16位[31: 16]輸出，把讀 出緩存器46a中存儲的數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。如 果從管道控制電路32對數(shù)據(jù)存儲器23Aa輸出寫入請求(XWRO- "0")， 就把寫入緩存器54a中存儲的數(shù)據(jù)對數(shù)據(jù)存儲器23Aa寫入。同樣，如果 從管道控制電路32對數(shù)據(jù)存儲器23Ab輸出寫入請求(XWR1="0")，就 把寫入緩存器54b中存儲的數(shù)據(jù)對數(shù)據(jù)存儲器23Ab寫入。圖21是表示數(shù)據(jù)尺寸為32位，地址空間的地址為奇數(shù)，接著對不同 地址的寫入動作的讀出動作的屈。首先在A階段，在地址生成電路33生 成對于數(shù)據(jù)存儲器23Aa、 23Ab的讀出地址。然后，在El階段把對于數(shù) 據(jù)存儲器23Aa的讀出地址對地址總線BDAAO輸出，把對于數(shù)據(jù)存儲器 23Ab的讀出地址對地址總線BDAAl輸出。此外，地址生成電路33在E1 階段把表示數(shù)據(jù)尺寸為32位的信息"0"、表示地址是奇數(shù)的信息"1"對 設(shè)定寄存器51寫入。在圖21時(shí)，在讀出之前進(jìn)行寫入，所以通過管道控制電路32的控制， 地址比較電路43a輸出對地址總線BDAAO輸出的地址和地址緩存器42a 中存儲的地址的比較結(jié)果。在圖21時(shí)，這些地址不同，所以地址選擇電 路44a按照從地址比較電路43a輸出的比較結(jié)果，把對地址總線BDAAO 輸出的地址對數(shù)據(jù)存儲器23Aa的地址輸入端子輸入。此外，如果從管道
控制電路32對數(shù)據(jù)存儲器23Aa輸出讀出請求(XRD0= "0")，就從數(shù)據(jù) 存儲器23Aa輸出相應(yīng)的數(shù)據(jù)。同樣，地址比較電路43b輸出對地址總線 BDAA1輸出的地址和地址緩存器42b中存儲的地址的比較結(jié)果。在圖21 時(shí)，這些地址不同，所以地址選擇電路44b按照從地址比較電路43b輸出 的比較結(jié)果，把對地址總線BDAA1輸出的地址對數(shù)據(jù)存儲器23Ab的地 址輸入端子輸入。此外，如果從管道控制電路32對數(shù)據(jù)存儲器23Ab輸出 讀出請求(XRDl-"0")，就從數(shù)據(jù)存儲器23Ab輸出相應(yīng)的數(shù)據(jù)。然后，讀出數(shù)據(jù)選擇電路45a按照從地址比較電路43a輸出的比較結(jié) 果，把從數(shù)據(jù)存儲器23Aa輸出的數(shù)據(jù)對讀出緩存器46a輸出。同樣，讀 出數(shù)據(jù)選擇電路45b按照從地址比較電路43b輸出的比較結(jié)果，把從數(shù)據(jù) 存儲器23Ab輸出的數(shù)據(jù)對讀出緩存器46b輸出。此外，讀出數(shù)據(jù)合成電 路47按照設(shè)定寄存器51中存儲的信息，把讀出緩存器46b中存儲的數(shù)據(jù) 向數(shù)據(jù)總線BDA的上級16位[31: 16]輸出，把讀出緩存器46a中存儲的 數(shù)據(jù)向數(shù)據(jù)總線BDA的下級16位[15: O]輸出。須指出的是，地址緩存器 42a、 42b中存儲的地址和寫入緩存器54a、 54b中存儲的數(shù)據(jù)不清除地保 持。然后，在從數(shù)據(jù)存儲器23Aa、 23Ab進(jìn)行數(shù)據(jù)的讀出之后的適宜的定 時(shí)，把地址緩存器42a、 42b中存儲的地址分別對數(shù)據(jù)存儲器23Aa、 23Ab 的地址輸入端子輸入，輸出寫入請求(XWR0="0"、 XWRl-"0")，從而 對數(shù)據(jù)存儲器23Aa、 23Ab進(jìn)行數(shù)據(jù)的寫入。圖22是表示讀出動作時(shí)的定時(shí)的圖。這里，把如圖6所示那樣進(jìn)行 讀出動作的情形為例進(jìn)行說明。首先，以A階段的時(shí)鐘的上升(第一定時(shí)) 為契機(jī)，在地址生成電路33生成讀出地址，在時(shí)刻tl對地址總線BDAA0 輸出地址。然后，以時(shí)刻t2的時(shí)鐘的下一上升(第二定時(shí))為契機(jī)，對數(shù) 據(jù)存儲器23Aa輸出讀出請求(XRD0= "0")，從時(shí)刻t3，從數(shù)據(jù)存儲器 23Aa開始輸出相應(yīng)的數(shù)據(jù)。以時(shí)刻t4的時(shí)鐘的下一上升為契機(jī)，從數(shù)據(jù) 存儲器23Aa輸出的數(shù)據(jù)由讀出緩存器46a取入。以時(shí)刻t5的時(shí)鐘的下一 上升為契機(jī)，把讀出緩存器46a中存儲的數(shù)據(jù)對數(shù)據(jù)總線BDA的下級16 位[15: O]輸出，存儲到寄存器24。然后，寄存器24中存儲的數(shù)據(jù)在基于 運(yùn)算電路25的運(yùn)算處理中使用。在DSP10中，在E1階段的前一個時(shí)鐘周期即A階段，讀出地址向地
址總線BDAA輸出。因此，與以E1階段的時(shí)鐘的上升為契機(jī)，把讀出地 址對地址總線BDAA輸出，以E1階段的時(shí)鐘的下降為契機(jī)，對數(shù)據(jù)存儲 器23Aa、 23Ab輸出數(shù)據(jù)的讀出請求的情形比較，能使設(shè)置讀出地址的時(shí) 間具有余裕。此夕卜，在DSP10中，從數(shù)據(jù)存儲器23Aa、 23Ab輸出的數(shù)據(jù) 在E2階段由讀出緩存器取入。因此，與以E1階段的時(shí)鐘的下降為契機(jī)， 對數(shù)據(jù)存儲器23Aa、 23Ab輸出數(shù)據(jù)的讀出請求，以E2階段的時(shí)鐘的上 升為契機(jī)，由寄存器24取入數(shù)據(jù)的情形比較，能使設(shè)置讀出數(shù)據(jù)的存儲 的時(shí)間具有余裕。而且，在DSP10中，設(shè)置時(shí)間上產(chǎn)生余裕的結(jié)果是能提 高時(shí)鐘的頻率，能提高DSP10的處理速度。圖23是表示寫入動作時(shí)的圖。這里，以如圖15所示那樣在寫入動作 之后接著進(jìn)行對不同的地址的讀出動作的情形為例，進(jìn)行說明。首先，在 寫入動作的E2階段(第一定時(shí))即時(shí)刻t6，由地址寄存器41a取入地址， 對數(shù)據(jù)總線BDA的下級16位[15: O]輸出寫入數(shù)據(jù)。然后，以時(shí)刻t7的 時(shí)鐘的下一上升(第二定時(shí))為契機(jī)，地址寄存器41a中存儲的地址由地 址緩存器42a取入，對數(shù)據(jù)總線BDA的下級16位[15: O]輸出的數(shù)據(jù)由寫 入緩存器54a取入。而且，在圖15所示的例子中，寫入地址和讀出地址 不同，所以以時(shí)刻t8的時(shí)鐘的下一上升(讀出動作的El階段開始的定時(shí)〉 為契機(jī)，對數(shù)據(jù)存儲器23Aa輸出讀出請求(XRD0="0")，從數(shù)據(jù)存儲器 23Aa輸出相應(yīng)的數(shù)據(jù)。須指出的是，地址緩存器42a中存儲的地址和寫 入緩存器54a中存儲的數(shù)據(jù)不清除地保持。然后，以時(shí)刻t9的下一時(shí)鐘的 上升為契機(jī)，把地址緩存器42a中存儲的地址對數(shù)據(jù)存儲器23Aa的地址 輸入端子輸入，對數(shù)據(jù)存儲器23Aa輸出寫入請求(XWR0= "0")，從而 對數(shù)據(jù)存儲器23Aa寫入數(shù)據(jù)。須指出的是，地址不同的讀出動作連續(xù)多 個時(shí)，在讀出動作結(jié)束之前，保持地址緩存器42a中存儲的地址和寫入緩 存器54a中存儲的數(shù)據(jù)，在讀出動作結(jié)束后，進(jìn)行向數(shù)據(jù)存儲器23Aa的 寫入。在DSP10中，在E2階段的下一時(shí)鐘周期，由地址緩存器42a、 42b 取入地址，由寫入緩存器54a、 54b取入寫入數(shù)據(jù)。然后，把此后的時(shí)鐘 周期的時(shí)鐘的上升作為契機(jī)，對數(shù)據(jù)存儲器23Aa、 23Ab輸出寫入請求。 因此，與以E2階段的時(shí)鐘的上升為契機(jī)，開始對數(shù)據(jù)存儲器23Aa、 23Ab
的寫入地址和寫入數(shù)據(jù)的輸出，以E2階段的時(shí)鐘的下降為契機(jī)，輸出對數(shù)據(jù)存儲器23Aa、 23Ab的寫入請求的情形比較，能使設(shè)置寫入地址和寫 入數(shù)據(jù)的時(shí)間具有余裕。而且，在DSP10中，設(shè)置時(shí)間上產(chǎn)生余裕的結(jié)果 是能提高時(shí)鐘的頻率，能提高DSP10的處理速度。此外，在DSP10中，接著寫入動作，進(jìn)行對不同地址的讀出動作時(shí)， 優(yōu)先進(jìn)行對數(shù)據(jù)存儲器23Aa的讀出訪問。此外，在DSP10中，接著寫入 動作，進(jìn)行對同一地址的讀出動作時(shí)，把寫入緩存器54a、 54b中存儲的 數(shù)據(jù)作為讀出數(shù)據(jù)輸出，并且把寫入緩存器54a、 54b中存儲的數(shù)據(jù)對數(shù) 據(jù)存儲器23Aa、 23Ab寫入。即在DSP10中，不會由于先行的寫入動作而 讓后續(xù)的讀出動作等待，運(yùn)算電路25的數(shù)據(jù)等待時(shí)間縮短，能提高處理 速度。以上說明本發(fā)明的實(shí)施例，如上所述，在DSP10中，從由2個數(shù)據(jù)存 儲器23Aa、 23Ab的至少一方輸出的數(shù)據(jù)，根據(jù)關(guān)于讀出數(shù)據(jù)的數(shù)據(jù)尺寸 的信息和關(guān)于對于讀出數(shù)據(jù)的地址空間的地址的信息，生成讀出數(shù)據(jù)，輸 出。即能只從數(shù)據(jù)存儲器23Aa、 23Ab的任意一方讀出數(shù)據(jù)，也能從數(shù)據(jù) 存儲器23Aa、 23Ab雙方讀出數(shù)據(jù)。而且，在從數(shù)據(jù)存儲器23Aa、 23Ab 雙方讀出數(shù)據(jù)時(shí)，把讀出的2個數(shù)據(jù)作為對于構(gòu)成運(yùn)算電路25的一個乘 法累加器的2個輸入數(shù)據(jù)使用。從存儲器訪問電路21B也同樣能同時(shí)讀出 2個數(shù)據(jù)，所以在DSP10全體，能同時(shí)讀出4個數(shù)據(jù)。因此，能同時(shí)進(jìn)行 構(gòu)成運(yùn)算電路25的2個乘法累加器的計(jì)算。在DSP10中，能實(shí)現(xiàn)高效的 存儲器訪問，DSP10的運(yùn)算處理變得高速化。此外，在DSP10的存儲器訪問電路21A，在數(shù)據(jù)存儲器23Aa存儲地 址空間的偶數(shù)地址的數(shù)據(jù)，在數(shù)據(jù)存儲器23Ab存儲地址空間的奇數(shù)地址 的數(shù)據(jù)。而且，讀出數(shù)據(jù)合成電路47按照讀出數(shù)據(jù)的地址是偶數(shù)還是奇 數(shù)、讀出數(shù)據(jù)的數(shù)據(jù)尺寸是16位(N位)還是32位(2N位)，生成讀出 數(shù)據(jù)。即在DSPIO中，能通過存儲器訪問電路21A讀出一個16位的數(shù)據(jù)， 也能同時(shí)讀出2個16位的數(shù)據(jù)。同樣，在DSP10中，能通過存儲器訪問 電路21B讀出一個16位的數(shù)據(jù)，也能同時(shí)讀出2個16位的數(shù)據(jù)。即在 DSP10中，最多能同時(shí)讀出4個16位的數(shù)據(jù)。在DSP10中，實(shí)瑪高效的 存儲器訪問，從而能提高處理速度。
此外，在DSP10中，根據(jù)關(guān)于寫入數(shù)據(jù)的數(shù)據(jù)尺寸的信息和關(guān)于對于寫入數(shù)據(jù)的地址空間的地址的信息，能對數(shù)據(jù)存儲器23Aa、 23Ab的至少 一方寫入數(shù)據(jù)。即對數(shù)據(jù)存儲器23Aa、 23Ab的任意一方能寫入數(shù)據(jù)，也 能對數(shù)據(jù)存儲器23Aa、 23Ab雙方寫入數(shù)據(jù)。通過存儲器訪問電路21B也 同樣能寫入數(shù)據(jù)，所以在DSP10全體，能同時(shí)寫入4個數(shù)據(jù)。在DSPIO 中，能實(shí)現(xiàn)高效的存儲器訪問，能提高處理速度。此外，在DSP10的存儲器訪問電路21A，在數(shù)據(jù)存儲器23Aa存儲地 址空間的偶數(shù)地址的數(shù)據(jù)，在數(shù)據(jù)存儲器23Ab存儲地址空間的奇數(shù)地址 的數(shù)據(jù)。而且，寫入數(shù)據(jù)選擇電路53按照寫入數(shù)據(jù)的地址是偶數(shù)還是奇 數(shù)、寫入數(shù)據(jù)的數(shù)據(jù)尺寸是16位(N位)還是32位(2N位)，把對數(shù)據(jù) 總線BDA輸出的數(shù)據(jù)對寫入緩存器54a、 54b輸出。即在DSP10中，能 通過存儲器訪問電路21A寫入一個16位的數(shù)據(jù)，也能同時(shí)寫入2個16位 的數(shù)據(jù)。同樣，在DSP10中，能通過存儲器訪問電路21B寫入一個16位 的數(shù)據(jù)，也能同時(shí)寫入2個16位的數(shù)據(jù)。因此，在DSP10中，最多能同 時(shí)寫入4個16位的數(shù)據(jù)。在DSP10中，實(shí)現(xiàn)高效的存儲器訪問，從而能 提高處理速度。此外，在DSP10的存儲器訪問電路21A，接著寫入動作進(jìn)行讀出動作 時(shí)，進(jìn)行控制，從而不會由于寫入動作而讓后續(xù)的讀出動作等待。即接著 寫入動作進(jìn)行讀出動作時(shí)，在寫入地址和讀出地址不同時(shí)，在向數(shù)據(jù)存儲 器23Aa、 23Ab的寫入之前，進(jìn)行從數(shù)據(jù)存儲器23Aa、 23Ab的讀出。此 外，在寫入地址和讀出地址相同時(shí)，從寫入緩存器54a、 54b中存儲的數(shù) 據(jù)生成讀出數(shù)據(jù)，并且進(jìn)行向數(shù)據(jù)存儲器23Aa、 23Ab的寫入。據(jù)此，接 著寫入動作進(jìn)行讀出動作時(shí)，不會由于先行的寫入動作而讓后續(xù)的讀出動 作等待，運(yùn)算電路25的數(shù)據(jù)等待時(shí)間縮短。即在DSPIO，實(shí)現(xiàn)高效的存 儲器訪問，從而能提高處理速度。此外，在DSP10的存儲器訪問電路21A，在讀出動作時(shí)的讀出地址的 設(shè)置時(shí)間上存在余裕。因此，能提高時(shí)鐘的頻率，能提高DSP10的處理速 度。此外，在DSPIO的存儲器訪問電路21A，在寫入動作的寫入地址和寫 入數(shù)據(jù)的設(shè)置時(shí)間上存在余裕。因此，能提高時(shí)鐘的頻率，能提高DSPIO
的處理速度。須指出的是，所述實(shí)施例是為了容易理解本發(fā)明，并不用于限定解釋本發(fā)明。本發(fā)明在不脫離其宗旨的前提下，能變更、改良，并且在本發(fā)明 中包含其等價(jià)物。
權(quán)利要求
1.一種存儲器訪問裝置，訪問第一和第二存儲器，包括地址輸出部，根據(jù)讀出數(shù)據(jù)的數(shù)據(jù)尺寸和地址空間中的地址，輸出對于所述第一和第二存儲器的至少一方的讀出地址；訪問請求輸出部，根據(jù)所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸和所述地址空間中的所述地址，對所述第一和第二存儲器的至少一方輸出讀出請求；數(shù)據(jù)信息輸出部，輸出關(guān)于所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息；和讀出數(shù)據(jù)輸出部，按照從所述地址輸出部輸出的所述讀出地址、從所述訪問請求輸出部輸出的所述讀出請求，從由所述第一和第二存儲器的至少一方輸出的數(shù)據(jù)，根據(jù)從所述數(shù)據(jù)信息輸出部輸出的關(guān)于所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息，生成所述讀出數(shù)據(jù)，并輸出。
2. 根據(jù)權(quán)利請求1所述的存儲器訪問裝置，其特征在于 在所述第一存儲器中存儲所述地址空間的偶數(shù)地址的N位寬度的數(shù)據(jù)，在所述第二存儲器中存儲所述地址空間的奇數(shù)地址的N位寬度的數(shù) 據(jù)；所述地址輸出部，在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是N位時(shí)，將與所 述地址空間的所述地址對應(yīng)的所述讀出地址輸出到所述第一或第二存儲 器；所述地址輸出部，在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是2N位時(shí)，將與 所述地址空間的所述地址對應(yīng)的所述讀出地址輸出到所述第一和第二存 儲器；所述讀出數(shù)據(jù)輸出部，在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是N位時(shí)，將 從所述第一 或第二存儲器輸出的數(shù)據(jù)作為所述讀出數(shù)據(jù)輸出 ，所述讀出數(shù)據(jù)輸出部，在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸是2N位，所 述地址空間中的所述地址是偶數(shù)地址時(shí)，將從所述第一存儲器輸出的數(shù)據(jù) 作為上級位，將從所述第二存儲器輸出的數(shù)據(jù)作為下級位，生成所述讀出 數(shù)據(jù)，并輸出；在所述讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位，所述地址空間中的所述地 址是奇數(shù)地址時(shí)，將從所述第二存儲器輸出的數(shù)據(jù)作為上級位，將從所述 第一存儲器輸出的數(shù)據(jù)作為下級位，生成所述讀出數(shù)據(jù)，并輸出。
3. 根據(jù)權(quán)利請求1所述的存儲器訪問裝置，其特征在于所述地址輸出部根據(jù)寫入數(shù)據(jù)的數(shù)據(jù)尺寸和地址空間中的地址，輸出對于所述第一以及第二存儲器的至少一方的寫入地址；所述訪問請求輸出部根據(jù)所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸和所述地址 空間中的所述地址，對所述第一以及第二存儲器的至少一方輸出寫入請 求；所述數(shù)據(jù)信息輸出部輸出關(guān)于所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸的信息 和關(guān)于所述地址的信息；還具有寫入數(shù)據(jù)輸出部，根據(jù)從所述數(shù)據(jù)信息輸出部輸出的關(guān)于所述數(shù)據(jù)尺寸的信息和關(guān)于所述地址的信息，對所述第一以及第二存儲器的至 少一方輸出所述寫入數(shù)據(jù)。
4. 根據(jù)權(quán)利請求3所述的存儲器訪問裝置，其特征在于 在所述第一存儲器中存儲所述地址空間的偶數(shù)地址的N位寬度的數(shù)據(jù)，在所述第二存儲器中存儲所述地址空間的奇數(shù)地址的N位寬度的數(shù) 據(jù)；所述地址輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為N位時(shí)，將與所 述地址空間的所述地址對應(yīng)的所述寫入地址輸出到所述第一或第二存儲 器；所述地址輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位時(shí)，將與 所述地址空間的所述地址對應(yīng)的所述寫入地址輸出到所述第一和第二存 儲器；所述寫入數(shù)據(jù)輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為N位，所述 地址空間的所述地址為偶數(shù)地址時(shí)，將所述寫入數(shù)據(jù)輸出到所述第一存儲 器；所述寫入數(shù)據(jù)輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為N位，所述 地址空間的所述地址為奇數(shù)地址時(shí)，將所述寫入數(shù)據(jù)輸出到所述第二存 儲 器輸出；所述寫入數(shù)據(jù)輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位，所 述地址空間的所述地址為偶數(shù)地址時(shí)，將所述寫入數(shù)據(jù)的上級N位輸出到所述第一存儲器，將所述寫入數(shù)據(jù)的下級N位輸出到所述第二存儲器；所述寫入數(shù)據(jù)輸出部，在所述寫入數(shù)據(jù)的所述數(shù)據(jù)尺寸為2N位，所 述地址空間的所述地址為奇數(shù)地址時(shí)，將所述寫入數(shù)據(jù)的上級N位輸出到 所述第二存儲器，將所述寫入數(shù)據(jù)的下級N位輸出到所述第一存儲器。
5. 根據(jù)權(quán)利請求3或4所述的存儲器訪問裝置，其特征在于還具有寫入地址存儲部，存儲從所述地址輸出部輸出的所述寫入地址； 寫入數(shù)據(jù)存儲部，將從所述寫入數(shù)據(jù)輸出部輸出的所述寫入數(shù)據(jù)在寫入所述第一或第二存儲器之前存儲；和地址選擇電路，從所述地址輸出部輸出的所述讀出地址和所述寫入地址存儲部中存儲的所述寫入地址不同時(shí)，將所述讀出地址輸出到所述第一或第二存儲器；所述讀出數(shù)據(jù)輸出部，在從所述地址輸出部輸出的所述讀出地址和所 述寫入地址存儲部中存儲的所述寫入地址不同時(shí)，從由所述第一或第二存 儲器的至少一方輸出的數(shù)據(jù)生成所述讀出數(shù)據(jù)，并輸出，在從所述地址輸 出部輸出的所述讀出地址和所述寫入地址存儲部中存儲的所述寫入地址 相同時(shí)，輸出所述寫入數(shù)據(jù)存儲部中存儲的所述寫入數(shù)據(jù)。
6. 根據(jù)權(quán)利請求1~5中的任意一項(xiàng)所述的存儲器訪問裝置，其特征 在于-所述地址輸出部在時(shí)鐘從一方的邏輯電平向另一方的邏輯電平變化 的第一定時(shí)，輸出所述讀出地址；所述訪問請求輸出部在所述第一定時(shí)之后，在所述時(shí)鐘從所述一方的 邏輯電平向所述另一方的邏輯電平變化的第二定時(shí)，輸出所述讀出請求。
7. 根據(jù)權(quán)利請求5所述的存儲器訪問裝置，其特征在于 所述地址輸出部在時(shí)鐘從一方的邏輯電平向另一方的邏輯電平變化的第一定時(shí)，輸出所述寫入數(shù)據(jù)；所述訪問請求部在所述第一定時(shí)之后，在所述時(shí)鐘從所述一方的邏輯 電平向所述另一方的邏輯電平變化的第二定時(shí)，將從所述地址輸出部輸出 的所述寫入地址存儲到所述地址存儲部中，并且將從所述寫入數(shù)據(jù)輸出部 輸出的所述寫入數(shù)據(jù)存儲到所述寫入數(shù)據(jù)存儲部中。
全文摘要
存儲器訪問裝置包括根據(jù)讀出數(shù)據(jù)的數(shù)據(jù)尺寸和地址空間中的地址，輸出對于第一和第二存儲器的至少一方的讀出地址的地址輸出部；根據(jù)讀出數(shù)據(jù)的所述數(shù)據(jù)尺寸和地址空間中的所述地址，對第一和第二存儲器的至少一方輸出讀出請求的訪問請求輸出部；輸出關(guān)于讀出數(shù)據(jù)的數(shù)據(jù)尺寸的信息和關(guān)于地址的信息的數(shù)據(jù)信息輸出部；按照讀出地址、讀出請求，從由第一和第二存儲器的至少一方輸出的數(shù)據(jù)，根據(jù)關(guān)于數(shù)據(jù)尺寸的信息和關(guān)于地址的信息，生成讀出數(shù)據(jù)，輸出的讀出數(shù)據(jù)輸出部。
文檔編號G06F13/16GK101149713SQ200710136649
公開日2008年3月26日 申請日期2007年7月18日 優(yōu)先權(quán)日2006年9月21日
發(fā)明者本田巖 申請人:三洋電機(jī)株式會社;三洋半導(dǎo)體株式會社