專利名稱：雙通道dspeed-dac_d1g板的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及用于高速實時信號處理的雙通道同步DAC板卡及其硬件結(jié)構(gòu)。 用于欺騙式雷達干擾系統(tǒng)和寬帶信號模擬器。
背景技術(shù)：
雙通道DSPEED-DAC_D1G板卡主要應(yīng)用于數(shù)據(jù)轉(zhuǎn)換率高，模擬信號帶寬 要求高的場合，例如雷達信號模擬，電子干擾等等。在這些應(yīng)用中需要DAC具 有較高的轉(zhuǎn)換率，并且DAC之前的數(shù)據(jù)處理能力也有較高的要求。但是對于多 數(shù)的DAC芯片，極少能夠達到1GHz的轉(zhuǎn)換率；同時，DAC芯片多是由DSP 控制和進行數(shù)據(jù)預(yù)處理，傳輸能力和數(shù)據(jù)處理能力有限。發(fā)明內(nèi)容本發(fā)明提供一款雙通道DSPEED-DAC—DIG板。在本發(fā)明中DAC芯片具有 高達1.2GHz的數(shù)據(jù)轉(zhuǎn)換率，由FPGA控制和進行數(shù)據(jù)預(yù)處理；其中FPGA具有 幾百個硬件乘加器，能夠進行并行的數(shù)字信號處理，并可實現(xiàn)靈活的控制邏輯， 以其可編程的特性，能夠根據(jù)應(yīng)用需求，靈活地完成與DAC芯片、FIFO、 DSP 的接口。本發(fā)明的技術(shù)方案是本發(fā)明是由兩個DAC芯片、 一個DSP芯片、兩個FPGA、四個FIFO芯片、 處理節(jié)點互聯(lián)芯片組組成；通訊協(xié)議主要包括PCI和StarFabric;板型是CPCI 6U 標(biāo)準(zhǔn)板型；工作平臺是工控計算機平臺。從板卡上SMA接頭上有兩個信號線分別連接到兩個FPGA上，觸發(fā)信號從 SMA接頭引入到FPGA上。每個DAC芯片分別與一個FPGA互連；FPGA將待轉(zhuǎn)換的數(shù)據(jù)送給DAC 芯片；并同時控制數(shù)據(jù)的延遲，使兩路DAC同步。每片F(xiàn)PGA上掛接兩個FIFO; FIFO的控制信號線和數(shù)據(jù)線都連到FPGA 上，由FPGA對完成FIFO的讀寫操作和控制。兩個FPGA掛在DSP的EMIFA空間上；DSP對兩片F(xiàn)PGA同步或異步訪問。CPCI的自定義接口 J4、 J5連接在FPGA上，作為板卡對外的數(shù)據(jù)接口。 本發(fā)明的有益效果是本發(fā)明DAC具有高達1.2GHz的數(shù)據(jù)轉(zhuǎn)換率，模擬
信號帶寬高，并具備強大的數(shù)字信號處理能力和存儲能力；具有多種對外的數(shù) 據(jù)接口，可擴展性強。主要應(yīng)用于數(shù)據(jù)轉(zhuǎn)換率高，模擬信號帶寬要求高的場合， 例如雷達信號模擬，電子干擾等等。


圖l一本發(fā)明的板卡實物圖； 圖2—本發(fā)明的電路原理框圖。
具體實施方式
下面結(jié)合附圖和具體實施方式
對本發(fā)明做進一步詳細(xì)描述如附圖1、附圖2所示，雙通道DSPEED-DAC_D1G板包括兩個DAC芯片 (TS86101G2B)，共用lGHz輸入時鐘。DAC芯片具有MUX (4: 1)功能，因此它可以將同時輸入的四路低速數(shù)據(jù)信號，按照一定順序依次轉(zhuǎn)換。所以，輸 入數(shù)據(jù)信號的速率可以降至四分之一的轉(zhuǎn)換速率。DAC芯片同時輸出一對LVDS 差分時鐘DSP_CK_T/P，他們是輸入時鐘的4分頻時鐘，且與轉(zhuǎn)換時鐘保持固 定的相位關(guān)系。它們經(jīng)時鐘驅(qū)動芯片驅(qū)動后將作為FPGA的時鐘以保證時序的 正確。DAC芯片同時具有輸入數(shù)據(jù)的鎖存時鐘接口 D一CK—T/P，它來自于FPGA 的時鐘，經(jīng)過和輸入數(shù)據(jù)一樣的驅(qū)動和延時，這樣可以保證時鐘與數(shù)據(jù)的相位 關(guān)系保持一致。兩路DAC是既可以單獨工作，也可以同步工作。DAC芯片后端接FPGA (StratixII EP2S60)，由FPGA將四路數(shù)據(jù)和鎖存時 鐘送給DAC芯片，鎖存時鐘應(yīng)該是DA轉(zhuǎn)換時鐘的4分頻。送給DAC的數(shù)據(jù) 可以用FPGA編程實現(xiàn)內(nèi)插，提高數(shù)據(jù)率，滿足高速的DA轉(zhuǎn)換率；另外利用 FPGA控制數(shù)據(jù)的延遲，實現(xiàn)DAC芯片(2xTS86101G2B)的同步。FIFO存儲待轉(zhuǎn)換的數(shù)據(jù)(IDT72T40118)。 FIFO存儲深度為40bitxl28K， 時鐘速率為250MHz。 FIFO具有重傳功能，即可以將FIFO內(nèi)的數(shù)據(jù)重復(fù)發(fā)送。 每路DAC對應(yīng)2片F(xiàn)IFO，最大存儲容量為256Kx40bit。同時，2片F(xiàn)IFO可以 保證在重傳模式下，F(xiàn)IFO可以乒乓工作。即在一片F(xiàn)IFO進行讀操作時，另一 片F(xiàn)IFO進行寫操作。這樣可以保證數(shù)據(jù)可以被連續(xù)轉(zhuǎn)換而不間斷。每個FPGA上掛接兩個FIFO。將FIFO的讀寫控制線及數(shù)據(jù)線都連在FPGA 上。FPGA可以根據(jù)要求控制FIFO的讀寫。FPGA還分別與專用數(shù)據(jù)接口 J4和 J5的互聯(lián)，可以接收來自板外的數(shù)據(jù)。另外，兩個FPGA掛在DSP的EMIFA 空間上，根據(jù)要求實現(xiàn)與EMIFA的接口電路，接收來自DSP的控制和數(shù)據(jù)，將 數(shù)據(jù)存儲到片內(nèi)或者FIFO中。DSP芯片(TMS320C6412)是DA板控制核心。它通過EMIFA實現(xiàn)對板上 主要芯片的控制，如FPGA、 FIFO、 SDRAM等，進而實現(xiàn)對DAC板的控制。StarFabric網(wǎng)絡(luò)(2xSG2010、 lxSG1010)連接了 DSP和CPCI總線，方便 DSP接受來自CPCI總線的命令或數(shù)據(jù)。StarFabric網(wǎng)絡(luò)各留了兩個接口連接到了 CPCI自定義接口 J3和前面板的 RJ45上。
權(quán)利要求
1.一款雙通道DSPEED-DAC_D1G板卡，其特征在于它是由兩個DAC芯片、一個DSP芯片、兩個FPGA、四個FIFO芯片、處理節(jié)點互聯(lián)芯片組組成；通訊協(xié)議主要包括PCI和StarFabric；板型是CPCI6U標(biāo)準(zhǔn)板型；工作平臺是工控計算機平臺。
2. 根據(jù)權(quán)利要求1所述的雙通道DSPEED-DAC一D1G板卡，其特征在于 從板卡上SMA接頭上有兩個信號線分別連接到兩個FPGA上，觸發(fā)信號從SMA 接頭引入到FPGA上。
3. 根據(jù)權(quán)利要求1所述的雙通道DSPEED-DAC一D1G板卡，其特征在于 每個DAC芯片分別與一個FPGA互連；FPGA將待轉(zhuǎn)換的數(shù)據(jù)送給DAC芯片； 并同時控制數(shù)據(jù)的延遲，使兩路DAC同步。
4. 根據(jù)權(quán)利要求1所述的雙通道DSPEED-DAC—DIG板卡，其特征在于 每片F(xiàn)PGA上掛接兩個FIFO; FIFO的控制信號線和數(shù)據(jù)線都連到FPGA上， 由FPGA對完成FIFO的讀寫操作和控制。
5. 根據(jù)權(quán)利要求1所述的雙通道DSPEED-DAC一D1G板卡，其特征在于 兩個FPGA掛在DSP的EMIFA空間上；DSP對兩片F(xiàn)PGA同步或異步訪問。
6. 根據(jù)權(quán)利要求l所述的雙通道DSPEED-DAC—DIG板卡，其特征在于 CPCI的自定義接口 J4、 J5連接在FPGA上，作為板卡對外的數(shù)據(jù)接口。
全文摘要
本發(fā)明是一款雙通道DSPEED-DAC_D1G板卡，由兩個DAC芯片、一個DSP芯片、兩個FPGA、四個FIFO芯片、處理節(jié)點互聯(lián)芯片組組成；通訊協(xié)議主要包括PCI和StarFabric；板型是CPCI 6U標(biāo)準(zhǔn)板型；工作平臺是工控計算機平臺。本發(fā)明DAC具有高達1.2GHz的數(shù)據(jù)轉(zhuǎn)換率，模擬信號帶寬高，并具備強大的數(shù)字信號處理能力和存儲能力；具有多種對外的數(shù)據(jù)接口，可擴展性強。主要應(yīng)用于數(shù)據(jù)轉(zhuǎn)換率高，模擬信號帶寬要求高的場合，例如雷達信號模擬，電子干擾等等。
文檔編號G06F13/40GK101118529SQ200710120148
公開日2008年2月6日 申請日期2007年8月10日 優(yōu)先權(quán)日2007年8月10日
發(fā)明者傅雄軍, 暢 劉, 劉國滿, 樣 婁, 李云杰, 高梅國 申請人:北京理工大學(xué)