專利名稱：非對稱多處理器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在微處理器以及媒體處理器中，對專用信號處理硬件、DSP(數(shù)字信號處理器，Digital Signal Processor)以及可重構(gòu)的處理器進(jìn)行控制的非對稱多處理器。
背景技術(shù)：
近年來的搭載在具有因特網(wǎng)連接功能的便攜式電話等的處理器，由高性能的媒體處理器引擎(DSP或CPU和硬件加速器的組合)構(gòu)成，除了語音處理和基帶處理之外，還能夠進(jìn)行Java(注冊商標(biāo))程序處理和web連接控制，音頻處理和圖像處理、MPEG(動畫專家小組，Moving Picture Experts Group)等的影像處理，進(jìn)一步能夠進(jìn)行數(shù)字TV和電子游戲等。在這樣的媒體處理器中，作為提高軟件開發(fā)效率、減小在LSI(大規(guī)模集成電路，Large ScaleIntegration)上進(jìn)行封裝的面積、削減動作電流的方法，對分散處理型的處理器寄予著很大的希望。
現(xiàn)有的非對稱多處理器搭載有多個(gè)處理器，每個(gè)處理器的性能(工作頻率等)、指令集、以及體系結(jié)構(gòu)(位寬度、存儲器大小、高速緩沖大小和管線(pipeline)級數(shù)等)部分或全都不同。
而且，多個(gè)處理器，比如在搭載有多個(gè)CPU的非對稱多處理器中，各個(gè)CPU的處理分擔(dān)(任務(wù)分擔(dān))有時(shí)會被預(yù)先確定，在這種情況下，根據(jù)該任務(wù)分擔(dān)各個(gè)CPU具有專用的信號處理硬件電路(硬件加速器)和將DSP從屬連接的構(gòu)成(比如，參照專利文獻(xiàn)1日本專利申請?zhí)亻_2004-252900號公報(bào))。
圖1是表示現(xiàn)有的非對稱多處理器的結(jié)構(gòu)的圖。
在圖1中，非對稱多處理器系統(tǒng)10包括CPU核11a～11c(CPU#1～CPU#3)；高速緩沖存儲器(以下稱為高速緩沖器)12a～12c($1～$3)；ROM13；RAM14；CPU核11a(CPU#1)的從屬硬件(以下酌情略稱為HW)加速器單元15a～15c(HW#1a～#1c)；CPU核11b(CPU#2)的從屬硬件加速器單元16a、16b(HW#2a、#2b)；CPU核11c(CPU#3)的從屬硬件加速器單元17a、17b(HW#3a、#3b)等，其中CPU核11a～11c(CPU#1～CPU#3)通過高速緩沖存儲器12a～12c($1～$3)以及共用的總線18與ROM13以及RAM14互相連接。另外，CPU核11a(CPU#1)和從屬硬件加速器單元15a～15c(HW#1a～#1c)通過局部總線19連接，CPU核11b(CPU#2)和從屬硬件加速器單元16a、16b(HW#2a、#2c)通過局部總線20連接，CPU核11c(CPU#3)和從屬硬件加速器單元17a、17b(HW#3a、#3b)通過局部總線21連接。
上述從屬硬件加速器單元15a～15c、16a、16b、17a、17b的一部分，比如除了DSP之外，通過視頻信號處理塊、音頻信號處理塊、控制信號處理塊等各種功能塊構(gòu)成。
在上述不同的處理器體系結(jié)構(gòu)之間，如果根據(jù)對利用軟件程序?qū)嵭械奶幚磉M(jìn)行分配的技術(shù)，則與利用一個(gè)處理器而進(jìn)行處理相比能夠得到以下的效果抑制硬件資源；以及作為分配處理分擔(dān)的結(jié)果，通過減低各個(gè)處理器的時(shí)鐘頻率來抑制消耗功率。
但是，即使是這樣的現(xiàn)有的非對稱多處理器，由于對每個(gè)單位作業(yè)將可預(yù)測工作量的多個(gè)單位作業(yè)分配給多個(gè)處理器并使其實(shí)行，所以根據(jù)預(yù)測算法或預(yù)測方式的不同，低消耗功率效果較小的情況較多。
另一方面，專利文獻(xiàn)1記載的非對稱多處理器中，在確定多處理器的整體構(gòu)成(處理器體系結(jié)構(gòu)設(shè)計(jì))時(shí)，各個(gè)CPU的處理內(nèi)容在一定程度上被固定的情況較多，因此如圖1所示的非對稱多處理器那樣，采取以下的構(gòu)成用來輔助加速CPU的處理的從屬硬件加速器單元15a～15c、16a、16b、17a、17b通過局部總線19～21專用連接于每個(gè)CPU核11a～11c。由此，即使所處理的程序的內(nèi)容發(fā)生變更而處理量增加，也不能容易地在多個(gè)CPU核11a～11c之間進(jìn)行處理量的分擔(dān)(程序的任務(wù)分擔(dān))，因此負(fù)荷分散的自由度較小。
無論是在像前者那樣的非對稱多處理器中，還是在像后者的專利文獻(xiàn)1所記載的非對稱多處理器中，而且即便是在兼具雙方要素的非對稱多處理器中，因?yàn)槎鄠€(gè)CPU、硬件加速器和/或DSP等同時(shí)進(jìn)行動作，所以LSI內(nèi)部的消耗功率的增加會成為課題。
另外，還有通過分散處理改變工作頻率(或者減低)、改變工作頻率和電源電壓(或者降低)，從而實(shí)現(xiàn)低功率化的方法。但是，考慮了分散處理的時(shí)鐘樹的設(shè)計(jì)會變得復(fù)雜，利用最大工作頻率進(jìn)行動作的情況下的電源電壓的IR下降(電壓降或者電壓變動)、或者動態(tài)的(dynamic)電源噪聲會變大，從而導(dǎo)致LSI發(fā)生誤動作的問題。

發(fā)明內(nèi)容
本發(fā)明的目的是提供一種非對稱多處理器，能夠提高分散處理的自由度，使各個(gè)處理器(CPU)的處理負(fù)荷成為最小，從而通過降低工作頻率或者降低電源電壓來實(shí)現(xiàn)消耗功率的削減。
根據(jù)本發(fā)明的一個(gè)方案，提供一種非對稱多處理器，其多個(gè)處理器核與多個(gè)硬件加速器通過總線連接，它包括硬件資源仲裁單元，對請求信號進(jìn)行仲裁，所述請求信號為從各個(gè)所述處理器核發(fā)出的、請求允許使用任意的硬件加速器的請求信號，接受了通過所述硬件資源仲裁單元所進(jìn)行的請求信號的仲裁的所述處理器核使用任意的硬件加速器。


圖1是表示現(xiàn)有的非對稱多處理器的結(jié)構(gòu)的圖；圖2是表示本發(fā)明實(shí)施例1的非對稱多處理器的構(gòu)成的方框圖；圖3是表示上述實(shí)施例的非對稱多處理器的動態(tài)重構(gòu)型信號處理處理器單元的構(gòu)成例的圖；圖4是用來說明上述實(shí)施例的非對稱多處理器的時(shí)鐘偏移控制機(jī)構(gòu)的圖；圖5是表示本發(fā)明實(shí)施例2的非對稱多處理器的構(gòu)成的方框圖；以及圖6是表示本發(fā)明實(shí)施例4的非對稱多處理器的構(gòu)成的方框圖。
具體實(shí)施例方式
以下參照附圖具體地說明本發(fā)明的實(shí)施例。
(實(shí)施例1)圖2是表示本發(fā)明實(shí)施例1的非對稱多處理器的構(gòu)成的方框圖。本實(shí)施例是適用于包括第一處理器核(CPU核)以及第二處理器核(CPU核)的非對稱多處理器，作為具有兩個(gè)以上的處理器的多核處理器的例子。
在圖2中，非對稱多處理器100包括第一CPU核101a(CPU#1)；第二CPU核101b(CPU#2)；第一指令高速緩沖器102a($1)；第一數(shù)據(jù)高速緩沖器103a($2)；第二指令高速緩沖器102b($3)；第二數(shù)據(jù)高速緩沖器103b($4)；ROM104；RAM105；多個(gè)硬件加速器單元106a～106e(HW#1～#5)；動態(tài)重構(gòu)型信號處理處理器單元107，是動態(tài)可重構(gòu)的處理器；硬件資源仲裁單元110，對請求信號進(jìn)行仲裁，所述請求信號是從各個(gè)CPU核101a和101b發(fā)出的、請求允許使用任意的硬件加速器的請求信號；信號處理內(nèi)容選擇單元111，選擇從屬(slave)連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容；時(shí)鐘偏移仲裁單元112，進(jìn)行控制來任意地錯(cuò)開各個(gè)組之間的時(shí)鐘的相位關(guān)系；以及時(shí)鐘延遲生成單元113a～113g，基于時(shí)鐘偏移選擇啟動(enable)信號114而使時(shí)鐘信號延遲。其中，動態(tài)重構(gòu)型信號處理處理器單元107由多個(gè)處理器部件108a～1081(EL1～EL12)以及配置信息解碼器單元109構(gòu)成。
第一CPU核101a(CPU#1)通過第一指令高速緩沖器102a($1)、第一數(shù)據(jù)高速緩沖器103a($2)以及總線120與ROM104以及RAM105互相連接；第二CPU核101b(CPU#2)通過第二指令高速緩沖器102b($3)、第二數(shù)據(jù)高速緩沖器103b($4)以及總線120與ROM104以及RAM105互相連接。
另外，第一CPU核101a(CPU#1)通過總線121與硬件加速器單元106a～106e(HW#1～#5)以及動態(tài)重構(gòu)型信號處理處理器單元107連接；第二CPU核101b(CPU#2)通過總線122與硬件加速器單元106a～106e(HW#1～#5)以及動態(tài)重構(gòu)型信號處理處理器單元107連接。
第一CPU核101a(CPU#1)例如為用于通信控制的CPU；第二CPU核101b(CPU#2)例如為用于媒體處理控制的CPU。第一CPU核101a(CPU#1)和第二CPU核101b(CPU#2)為由多個(gè)CPU構(gòu)成的非對稱多處理器，所述多個(gè)CPU的指令高速緩沖器102a和102b的容量、或者數(shù)據(jù)高速緩沖器103a和103b的容量、或者工作頻率等的處理器性能、還有包括指令集、位寬度、存儲器大小、高速緩沖器的大小和管線級數(shù)的體系結(jié)構(gòu)部分或全都不同。圖2雖然表示了包括第一CPU核101a(CPU#1)和第二CPU核101b(CPU#2)的兩個(gè)處理器的多核處理器，還可以為進(jìn)一步包括其它的處理器核的多處理器。
ROM104為指令ROM；RAM105為數(shù)據(jù)RAM。
硬件加速器單元106a～106e(HW#1～#5)比如為密碼引擎、等效處理引擎、信道編解碼引擎、三維圖像引擎、以及MEPG4編碼器引擎。在本實(shí)施例中，第一CPU核101a(CPU#1)以及第二CPU核101b(CPU#2)分別共有各個(gè)硬件加速器單元106a～106e(HW#1～#5)。另外，在圖1所示的現(xiàn)有例中，沒有像本實(shí)施例這樣采取第一CPU核101a(CPU#1)以及第二CPU核101b(CPU#2)共有各個(gè)硬件加速器單元106a～106e(HW#1～#5)的結(jié)構(gòu)，而是比如圖1的硬件加速器單元15a～15c(HW#1a～#1c)通過局部總線19從屬連接于CPU#1，硬件加速器單元16a、16b通過局部總線20從屬連接于CPU#2。
返回圖2進(jìn)行說明，硬件資源仲裁單元110、信號處理內(nèi)容選擇單元111、時(shí)鐘偏移仲裁單元112以及時(shí)鐘延遲生成單元113a～113g根據(jù)以下的觀點(diǎn)來設(shè)置。
硬件資源仲裁單元110對請求信號進(jìn)行仲裁，所述請求信號是從各個(gè)CPU發(fā)出的、請求允許使用任意的硬件加速器的請求信號。通過對該請求信號的仲裁，任意的處理器核能夠使用任意的硬件加速器，從而能夠?qū)崿F(xiàn)處理器的負(fù)荷分散。
信號處理內(nèi)容選擇單元111用來選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容，由RAM和選擇電路(都省略了圖示)構(gòu)成。在該RAM中預(yù)先保存著連接處理器部件的順序等的配置信息。通過更新RAM所保存的配置信息，能夠追加、修改必需的硬件引擎。
時(shí)鐘偏移仲裁單元112在各個(gè)組間進(jìn)行控制，任意地錯(cuò)開各個(gè)組之間的時(shí)鐘的相位關(guān)系，所述各個(gè)組為第一信號處理組，由第一CPU核101a(CPU#1)和被所述第一CPU核101a(CPU#1)請求實(shí)行信號處理的硬件加速器構(gòu)成；第二信號處理組，由第二CPU核101b(CPU#2)和被所述第二CPU核101b(CPU#2)請求實(shí)行信號處理的硬件加速器構(gòu)成；第三信號處理以后的組，由未經(jīng)圖示的第三以后的CPU核和被所述第三以后的CPU核請求實(shí)行信號處理的硬件加速器構(gòu)成。
時(shí)鐘延遲生成單元113a～113g包括多個(gè)延遲緩沖器和選擇該延遲緩沖器的選擇器(都省略圖示)，并設(shè)置于上述各個(gè)組的時(shí)鐘輸入單元，基于來自時(shí)鐘偏移仲裁單元112的時(shí)鐘偏移選擇啟動信號114來延遲時(shí)鐘信號，從而任意地錯(cuò)開各個(gè)組之間的時(shí)鐘相位。
圖3是表示動態(tài)重構(gòu)型信號處理處理器單元107的構(gòu)成例的圖。
動態(tài)重構(gòu)型信號處理處理器單元107是動態(tài)可重構(gòu)的處理器，如圖2所示由多個(gè)處理器部件108a～1081(EL1～EL12)以及配置信息解碼器單元109構(gòu)成。
動態(tài)重構(gòu)型信號處理處理器單元107的構(gòu)成例如圖3所示，其構(gòu)成包括輸入緩沖器201a，接收來自總線121(從動態(tài)重構(gòu)型信號處理處理器單元107來看為外部總線)的輸入數(shù)據(jù)；輸入緩沖器201b，接收來自總線122的輸入數(shù)據(jù)；輸出緩沖器202a，將來自動態(tài)重構(gòu)型信號處理處理器單元107的數(shù)據(jù)輸出到總線121；輸出緩沖器202b，將來自動態(tài)重構(gòu)型信號處理處理器單元107的數(shù)據(jù)輸出到總線122；內(nèi)部總線203，配置成矩陣(matrix)狀；總線選擇器開關(guān)204，設(shè)置在配置成矩陣狀的內(nèi)部總線203的各個(gè)節(jié)點(diǎn)以及節(jié)點(diǎn)間；處理器部件205a～205c(處理器部件A)；處理器部件206a～206c(處理器部件B)；處理器部件207a～207f(處理器部件C)；以及配置信息解碼器單元109。
處理器部件205a～205c、206a～206c和207a～207f由幾種處理器部件(EL)構(gòu)成。比如，處理器部件205a～205c(處理器部件A)中預(yù)備移位運(yùn)算器211和ALU212；處理器部件206a～206c(處理器部件B)中預(yù)備乘法器213；處理器部件207a～207f(處理器部件C)中預(yù)備ALU214和桶形移位器215。
下面，對如上述構(gòu)成的非對稱多處理器100的動作進(jìn)行說明。
首先，說明硬件加速器單元106a～106e(HW#1～#5)的選擇動作。硬件加速器單元106a～106e(HW#1～#5)的選擇動作，通過硬件資源仲裁單元110對從CPU核101a和101b發(fā)出的、請求允許使用任意的硬件加速器的請求信號進(jìn)行仲裁來實(shí)現(xiàn)。
這時(shí)，當(dāng)?shù)谝籆PU核101a(以下記載為CPU#1)為了進(jìn)行數(shù)據(jù)的加密而指定硬件加速器單元106a(以下記載為HW#1)的地址映射(address map)，在第二CPU核101b(以下稱為CPU#2)未對HW#1發(fā)出請求的情況下，允許其作為CPU#1的從屬進(jìn)行總線連接。另外，當(dāng)CPU#1和CPU#2的請求發(fā)生沖突(conflict)(競爭，compete)的情況下，且為同時(shí)請求的情況，進(jìn)行下面的(1)和(2)的仲裁。
也就是說，(1)對于優(yōu)先級高的處理，允許硬件加速器的連接，并停止(stall)未被允許的CPU端?；蛘撸?2)如果為以動態(tài)重構(gòu)型信號處理處理器單元107可實(shí)現(xiàn)的范圍的硬件加速器的情況，則進(jìn)行仲裁，通過可重構(gòu)的處理器來分擔(dān)。
硬件資源仲裁單元110具有用來預(yù)先確定優(yōu)先級的表格模式等，所述優(yōu)先級根據(jù)發(fā)出請求的CPU的處理速度或CPU所分擔(dān)的處理的實(shí)時(shí)性(處理內(nèi)容)而確定。但是，來自CPU的請求信號中具有優(yōu)先級位(priority bit)，通過從CPU發(fā)行該信號，對強(qiáng)制地發(fā)行了優(yōu)先級位的CPU端優(yōu)先地連接硬件加速器。是否進(jìn)行優(yōu)先級位的發(fā)行利用CPU的軟件進(jìn)行控制。另外，類似從多個(gè)CPU同時(shí)發(fā)行優(yōu)先級位的軟件程序，利用編譯等而被進(jìn)行差錯(cuò)處理，在軟件編碼時(shí)被修正。
接下來，通過進(jìn)行仲裁，進(jìn)行利用非對稱多處理器100的分散處理，所述仲裁為對一方的CPU預(yù)先使用著的硬件加速器，即使另一方的CPU在后發(fā)出中斷請求的情況下，也與發(fā)生上述沖突時(shí)同樣地進(jìn)行上述(1)和(2)的仲裁；或者(3)中斷先行進(jìn)行的信號處理，在存儲中間結(jié)果后，插入在后請求的CPU的請求；或者(4)不保存中間結(jié)果，而允許在后請求的CPU的處理。
而且，硬件資源仲裁單元110選擇作為動態(tài)可重構(gòu)的處理器的動態(tài)重構(gòu)型信號處理處理器單元107的情況下，參照存儲在信號處理內(nèi)容選擇單元111中的表格數(shù)據(jù)，預(yù)先監(jiān)測是否存在必需的硬件加速器，所述信號處理內(nèi)容選擇單元111選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容。當(dāng)存儲在表格數(shù)據(jù)的硬件引擎與視為必需的硬件引擎相匹配的情況下，硬件資源仲裁單元110將HW選擇啟動信號傳送到信號處理內(nèi)容選擇單元111。
根據(jù)該HW選擇啟動信號，從存儲在配備于信號處理內(nèi)容選擇單元111的RAM的內(nèi)容中，將所選擇的硬件引擎的重構(gòu)信息，傳送到作為動態(tài)可重構(gòu)處理器的動態(tài)重構(gòu)型信號處理處理器單元107的配置信息解碼器單元109，配置信息解碼器單元109重構(gòu)各個(gè)處理器部件108a～1081的連接關(guān)系，動態(tài)地構(gòu)筑被視為必需的硬件加速器。硬件資源仲裁單元110酌情地將該可重構(gòu)的處理器從屬連接于CPU，以內(nèi)部的硬件加速器來應(yīng)付電路資源不足的情況等。
這里，選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容的信號處理內(nèi)容選擇單元111由RAM和選擇電路構(gòu)成，預(yù)先準(zhǔn)備幾種連接處理器部件的順序等的信息作為配置信息保存在RAM中，在后更新RAM所保存的配置信息，由此在一定程度上能夠追加、修改必需的硬件引擎。舉一個(gè)例子，信號處理內(nèi)容選擇單元111的配置信息存儲在ROM104中，在本非對稱多處理器100啟動時(shí)被下載。進(jìn)一步，在需要追加、修改所配置的電路的結(jié)構(gòu)的情況下，通過RAM105更新配備于信號處理內(nèi)容選擇單元111的RAM的信息，由此在一定程度上可容易地實(shí)現(xiàn)伴隨信號處理的標(biāo)準(zhǔn)變更、性能提高而追加硬件加速器。
接下來，參照圖3說明作為動態(tài)可重構(gòu)的處理器的動態(tài)重構(gòu)型信號處理處理器單元107的動作。
動態(tài)重構(gòu)型信號處理處理器單元107包括幾種處理器部件，在此為由移位運(yùn)算器211和ALU212構(gòu)成的處理器部件205a～205c(處理器部件A)；由乘法器213構(gòu)成的處理器部件206a～206c(處理器部件B)；由ALU214和桶形移位器215構(gòu)成的處理器部件207a～207f(處理器部件C)。作為可重構(gòu)信息解碼器單元的配置信息解碼器單元109對外部所輸入的配置信息進(jìn)行解碼。根據(jù)該解碼結(jié)果，總線選擇器開關(guān)204進(jìn)行切換。通過總線選擇器開關(guān)204切換了的內(nèi)部總線203，從處理器部件205a～205c(處理器部件A)、處理器部件206a～206c(處理器部件B)以及處理器部件207a～207f(處理器部件C)中選擇必需的處理器部件。所選擇的處理器部件的數(shù)據(jù)總線以信號處理的順序重新連接于總線而形成。
根據(jù)來自信號處理內(nèi)容選擇單元111的控制信號，酌情對視為必需的CPU通過外部總線121和122，與動態(tài)重構(gòu)型信號處理處理器單元107的數(shù)據(jù)輸入/輸出單元進(jìn)行從屬連接，使其可作為硬件加速器來利用。
根據(jù)以上敘述的硬件資源仲裁單元110的仲裁動作，能夠?qū)崿F(xiàn)以下的功能。非對稱多處理器100是搭載多個(gè)適用于音頻處理、圖像處理、基帶處理等信號處理的特征的最合適的處理器(CPU)的非同步處理器，當(dāng)一方的CPU，比如第一CPU核101a(CPU#1)中CPU資源處于空閑(idle)狀態(tài)，或者CPU負(fù)荷低的情況下，將其他的CPU，比如第二CPU核101b(CPU#2)的處理的一部分任務(wù)分配給它，由此進(jìn)行分散處理，以使CPU#1和CPU#2都能夠?qū)ψ畲筇幚砟芰档凸ぷ黝l率而進(jìn)行處理。而且，不僅能夠通過降低此時(shí)的動作電壓而降低動作功率，而且各個(gè)CPU能夠自由地選擇所搭載的硬件加速器。
由此，比如在MPEG引擎和音頻編解碼引擎從屬連接于CPU#1、三維圖像引擎從屬連接于CPU#2的媒體處理器中，當(dāng)進(jìn)行電視電話的處理的情況下，需要同時(shí)進(jìn)行圖像編解碼和語音編解碼。在該情況下，利用處理量較少的時(shí)間段，將音頻編解碼引擎從屬連接于第二CPU，通過CPU#1和圖像引擎進(jìn)行圖像處理，通過CPU#2和音頻引擎進(jìn)行音頻處理，由此進(jìn)行分散處理。
另一方面，當(dāng)進(jìn)行電子游戲的情況下，通過CPU#2和圖像引擎進(jìn)行三維圖像處理、通過第一CPU和音頻引擎進(jìn)行效果聲的處理等，能夠?qū)崿F(xiàn)處理負(fù)擔(dān)的最佳化。
另外，在比如CPU#1和CPU#2的工作頻率相同的情況下，圖2的硬件資源仲裁單元110將作為CPU#2的從屬而選擇的硬件加速器的信息轉(zhuǎn)送到時(shí)鐘偏移仲裁單元112。由此，時(shí)鐘偏移仲裁單元112在由CPU和被該CPU請求實(shí)行信號處理的硬件加速器構(gòu)成的組間，進(jìn)行控制來任意地錯(cuò)開時(shí)鐘的相位關(guān)系。時(shí)鐘偏移仲裁單元112通過設(shè)置在各個(gè)組的時(shí)鐘輸入單元的時(shí)鐘延遲生成單元113a～113g，任意地錯(cuò)開各個(gè)組間的時(shí)鐘相位。
具體而言，時(shí)鐘偏移選擇啟動信號114被傳送到從屬連接于CPU#2的硬件加速器的各個(gè)時(shí)鐘延遲生成單元113a～113g，以使提供給CPU#2的時(shí)鐘和提供給從屬連接于CPU#2的硬件加速器的時(shí)鐘的相位，相對于CPU#1的時(shí)鐘的相位錯(cuò)開比如半個(gè)周期。由此，CPU#1端的處理和CPU#2端的處理的時(shí)鐘邊沿(clock edges)交替發(fā)生，從而減輕LSI內(nèi)部的IR下降。由此，通過減輕各個(gè)信號或時(shí)鐘信號的偏移，不僅能夠抑制所增加的DC電流而削減消耗電流，而且能夠通過抑制峰值電流而實(shí)現(xiàn)防止誤動作的發(fā)生。在該情況下，即使CPU#1和CPU#2具有不同的工作頻率也能夠通過相同的控制來實(shí)現(xiàn)對峰值電流的削減。也就是說，CPU#1和CPU#2雖然以同步設(shè)計(jì)為基本，但是基于各個(gè)處理器的工作頻率也能夠進(jìn)行有益(useful)偏移控制。這可以產(chǎn)生能夠?qū)δ巢糠值碾娐酚幸庾R地錯(cuò)開時(shí)鐘偏移而使其進(jìn)行動作的效果。
圖4為說明時(shí)鐘偏移控制機(jī)構(gòu)的圖。以在CPU#1和其從屬硬件、以及CPU#2和其從屬硬件之間生成任意的時(shí)鐘偏移的情況為例。
時(shí)鐘偏移仲裁單元112對硬件加速器和CPU#2進(jìn)行以下的仲裁，所述硬件加速器是從CPU#2對硬件資源仲裁單元110發(fā)出了的請求信號的硬件加速器。時(shí)鐘偏移仲裁單元112將任意的延遲信息設(shè)定給所述硬件加速器以及配置于CPU#2的時(shí)鐘輸入單元的時(shí)鐘延遲生成單元113a、113b、113d和113e。時(shí)鐘延遲生成單元113a、113b、113d和113e的內(nèi)部包括多個(gè)延遲緩沖器和選擇該延遲緩沖器的選擇器(都省略圖示)，能夠通過選擇器選擇延遲緩沖器而進(jìn)行微調(diào)。圖4中，最后級的時(shí)鐘延遲生成單元113e利用反相器(inverter)反轉(zhuǎn)時(shí)鐘，或者CPU#2和CPU#2的從屬硬件利用反轉(zhuǎn)時(shí)鐘進(jìn)行動作。
當(dāng)在CPU#2端的處理等完成了，并且通過總線與CPU#1端進(jìn)行通信時(shí)，利用未圖示的鎖存電路(1atch circuit)鎖存半個(gè)周期的偏差并吸收，由此使CPU的停止時(shí)間成為最小。
通過以上敘述的時(shí)鐘偏移仲裁單元112的仲裁動作進(jìn)行控制，以使CPU#2和從屬連接于其的硬件加速器、DSP、或者動態(tài)可重構(gòu)的處理器的動作時(shí)鐘的相位，相對于CPU#1和從屬連接于其的硬件加速器、DSP、或者動態(tài)可重構(gòu)的處理器的動作時(shí)鐘錯(cuò)開。由此，能夠抑制LSI內(nèi)部電源電壓的IR下降，并且能夠通過防止內(nèi)部信號的偏移變大、抑制DC直通電流(throughcurrent)而實(shí)現(xiàn)動作功率的削減。此外，通過避免時(shí)鐘的重疊，可以削減峰值電流。而且，根據(jù)峰值電流的削減效果，無需過度地對外部部件(電源IC)要求容許電流的性能，從而能夠抑制電源IC的部件成本。
如上述的詳細(xì)說明，根據(jù)本實(shí)施例，非對稱多處理器100采取的構(gòu)成包括硬件資源仲裁單元110，對請求信號進(jìn)行仲裁，所述請求信號為從各個(gè)CPU核101a和101b發(fā)出的、請求允許使用任意的硬件加速器的請求信號；以及信號處理內(nèi)容選擇單元111，選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容。因此，各個(gè)CPU能夠共有分別從屬連接于它們的硬件加速器或等的處理器，而且任意的處理器能夠使用任意的硬件加速器。也就是說，因?yàn)樵诂F(xiàn)有的非對稱多處理器中，采用各自的CPU不能共有從屬連接于它們的硬件加速器的結(jié)構(gòu)，所以即使根據(jù)各個(gè)CPU的工作量來分配軟件程序的任務(wù)，也由于硬件加速器的限制而存在分散處理的自由度較小、不能充分發(fā)揮低消耗功率的效果的問題。與此相對，本實(shí)施例的非對稱多處理器100中，各個(gè)CPU共有分別從屬連接于它們的硬件加速器或DSP等的處理器，從而能夠高效率地進(jìn)行分散處理。由此，能夠容易地實(shí)現(xiàn)CPU或者硬件加速器、DSP的工作頻率的降低和電源電壓的降低，從而能夠高效率地進(jìn)行消耗功率的削減。由此，能夠容易地實(shí)現(xiàn)CPU或者硬件加速器、DSP的工作頻率的降低和電源電壓的降低，從而能夠高效率地進(jìn)行消耗功率的削減。
另外，因?yàn)楸緦?shí)施例的非對稱多處理器100包括時(shí)鐘偏移仲裁單元112，進(jìn)行任意地錯(cuò)開各個(gè)組間的時(shí)鐘的相位關(guān)系的控制；以及時(shí)鐘延遲生成單元113a～113g，基于時(shí)鐘偏移選擇啟動信號114來延遲時(shí)鐘信號，所以具有調(diào)整各個(gè)CPU的時(shí)鐘的相位的構(gòu)成，能夠削減峰值電流并且將IR下降抑制到最小。由此能夠防止處理器誤動作的發(fā)生，而且能夠?qū)崿F(xiàn)消耗功率的削減。也就是說，現(xiàn)有的非對稱多處理器中，搭載著的多個(gè)處理器同時(shí)進(jìn)行動作，由此時(shí)鐘邊沿的重疊造成LSI內(nèi)部電源電壓的IR下降和峰值電流的增加，因此導(dǎo)致了消耗功率的增加和誤動作的問題的發(fā)生，但是在本實(shí)施例中，能夠抑制LSI內(nèi)部電源電壓的IR下降，并且能夠防止內(nèi)部信號的偏移變大、抑制DC直通電流，從而實(shí)現(xiàn)動作功率的削減。進(jìn)一步能夠通過避免時(shí)鐘的重疊來削減峰值電流。根據(jù)該峰值電流的削減效果，無需過度地對外部部件(電源IC)要求容許電流的性能，從而能夠抑制電源IC的部件成本。
另外，在本實(shí)施例中，雖然說明了非對稱多處理器100包括硬件資源仲裁單元110以及信號處理內(nèi)容選擇單元111、時(shí)鐘偏移仲裁單元112以及時(shí)鐘延遲生成單元113a～113g的結(jié)構(gòu)例子，但是也可以采用包括其中一個(gè)的結(jié)構(gòu)。
另外，在本實(shí)施例中，雖然時(shí)鐘偏移仲裁單元112對將時(shí)鐘偏移選擇啟動信號114輸出到時(shí)鐘延遲生成單元113a～113g的時(shí)鐘信號進(jìn)行延遲，但是無論采用什么樣的方法，只要能夠進(jìn)行控制而任意地錯(cuò)開各個(gè)組之間的時(shí)鐘的相位關(guān)系即可。
(實(shí)施例2)實(shí)施例1采取的結(jié)構(gòu)是為達(dá)到加快CPU處理的目的而將硬件加速器從屬連接于各個(gè)CPU，并使各個(gè)CPU共有該硬件加速器。而且當(dāng)CPU所請求的硬件資源發(fā)生沖突的情況下，需要停止某個(gè)CPU處理，在該情況處理性能會下降。為了避免發(fā)生這樣的事態(tài)，采取了將作為動態(tài)可重構(gòu)的處理器的動態(tài)重構(gòu)型信號處理處理器單元107也從屬連接于各個(gè)CPU，并且使各個(gè)CPU共有其的構(gòu)成。在實(shí)施例2中，說明以CPU的從屬來連接DSP，從而能夠進(jìn)一步提高自由度的體系結(jié)構(gòu)。
圖5是表示本發(fā)明實(shí)施例2的非對稱多處理器的構(gòu)成的方框圖。在本實(shí)施例的說明中，對于與圖2相同的構(gòu)成部分賦予相同標(biāo)號并省略重復(fù)部分的說明。
在圖5中，非對稱多處理器300的構(gòu)成包括第一CPU核101a(CPU#1)；第二CPU核101b(CPU#2)；第一DSP核301a(DSP#1)；第二DSP核301b(DSP#2)；第一指令高速緩沖器102a($1)；第一數(shù)據(jù)高速緩沖器103a($2)；第二指令高速緩沖器102b($3)；第二數(shù)據(jù)高速緩沖器103b($4)；第一指令RAM302a(RAM#1)；第一數(shù)據(jù)RAM303a(RAM#2)；第二指令RAM302b(RAM#3)；第二數(shù)據(jù)RAM303b(RAM#4)；ROM104；RAM105；多個(gè)硬件加速器單元106a～106e(HW#1～#5)；動態(tài)重構(gòu)型信號處理處理器單元107，是動態(tài)可重構(gòu)的處理器；硬件資源仲裁單元310，仲裁請求信號，所述請求信號為從各個(gè)CPU核101a和101b發(fā)出的、任意的DSP核使用允許請求信號；配置信號選擇單元311，對從各個(gè)處理器核(CPU核)對動態(tài)可重構(gòu)的處理器發(fā)出的使用允許請求信號進(jìn)行仲裁，并且將與CPU所請求的信號處理對應(yīng)的配置信息發(fā)行給動態(tài)可重構(gòu)的處理器；擁擠DSP核仲裁單元312，進(jìn)行當(dāng)一個(gè)處理器核選擇擁擠的多個(gè)DSP核時(shí)的仲裁；時(shí)鐘偏移仲裁單元112，進(jìn)行控制來任意地錯(cuò)開各個(gè)組之間的時(shí)鐘的相位關(guān)系；以及時(shí)鐘延遲生成單元113a～113i，基于時(shí)鐘偏移選擇啟動信號114來延遲時(shí)鐘信號。
硬件資源仲裁單元310對從各個(gè)CPU發(fā)行的、任意的DSP核使用允許請求信號進(jìn)行仲裁。根據(jù)對該請求信號的仲裁，任意的處理器核(CPU核)能夠?qū)嵭惺褂萌我獾腄SP的信號處理程序。另外，硬件資源仲裁單元310與圖2的硬件資源仲裁單元110同樣地對從各個(gè)CPU核101a和101b發(fā)出的、請求允許使用任意的硬件加速器的請求信號進(jìn)行仲裁。
當(dāng)一方的處理器核(CPU核)選擇了擁擠的多個(gè)時(shí)，并相對地對一方的DSP核發(fā)行相當(dāng)于程序的開始地址的信號時(shí)，擁擠DSP核仲裁單元312進(jìn)行控制以使其他的DSP核也能同時(shí)進(jìn)行并行處理。
下面，對如上述構(gòu)成的非對稱多處理器300的動作進(jìn)行說明。
硬件資源仲裁單元310以及時(shí)鐘偏移仲裁單元112的基本動作與實(shí)施例1的非對稱多處理器100相同。本實(shí)施例所具有特征為硬件資源仲裁單元310進(jìn)一步對配置信號選擇單元311以及擁擠DSP核仲裁單元312發(fā)行命令，配置信號選擇單元311以及擁擠DSP核仲裁單元312進(jìn)行以下的動作。
當(dāng)從CPU發(fā)出的、請求進(jìn)行DSP處理的命令傳送到硬件資源仲裁單元310，擁擠DSP核仲裁單元312則將某一方的DSP核連接到總線，并啟動DSP程序處理。比如，當(dāng)希望利用第一DSP核301a(以下記載為DSP#1)進(jìn)行交織處理的情況下，第一CPU核101a(以下稱為CPU#1)將使DSP#1啟動的命令發(fā)行給硬件資源仲裁單元310，硬件資源仲裁單元310對不是選擇硬件加速器而是選擇DSP的事實(shí)進(jìn)行識別，將命令轉(zhuǎn)送給擁擠DSP核仲裁單元312，啟動DSP而進(jìn)行所希望的信號處理。此時(shí)，所發(fā)行的命令為相當(dāng)于在DSP#1的第一指令RAM302a(RAM#1)中的交織程序開始地址的信息。因此，只要將多個(gè)程序下載于DSP，就能夠從多個(gè)程序中進(jìn)行選擇而實(shí)行。
而且，DSP#1和第二DSP核301b(以下記載為DSP#2)的第一指令RAM302a以及第二指令RAM302b為連續(xù)地址空間，只要將相當(dāng)于DSP#2的指令存儲器空間的信息作為命令發(fā)行，則能夠?qū)嵭蠨SP#2上所裝載的程序。該情況下，使由CPU實(shí)行DSP程序的命令成為相對地址信息，由此能夠減少CPU與DSP之間進(jìn)行通信的信號線，而且不一定需要指令存儲器的位寬度。
硬件資源仲裁單元310除了將命令轉(zhuǎn)送給上述擁擠DSP核仲裁單元312，還將選擇了哪個(gè)DSP的信息轉(zhuǎn)送給時(shí)鐘偏移仲裁單元112。如果是來自CPU#1的請求信號，則進(jìn)行控制以使偏移相對于CPU的時(shí)鐘成為0ns，如果是來自CPU#2的請求而且為啟動DSP的情況，則時(shí)鐘偏移仲裁單元112將控制信號(時(shí)鐘偏移選擇啟動信號114)傳送給時(shí)鐘延遲生成單元113a、113b，所述控制信號使CPU#2的時(shí)鐘和所選擇的DSP#1的時(shí)鐘相對于CPU#1的時(shí)鐘，能錯(cuò)開比如相當(dāng)于半個(gè)周期的偏移。由此，CPU#1和CPU#2或者DSP#2之間，時(shí)鐘邊沿不會發(fā)生重疊，即使發(fā)生擁擠也具有能夠抑制LSI內(nèi)部的電源電壓下降，削減峰值電流的效果。另外，搭載工作頻率高、高性能的處理器的情況下，處理器的動作功率較大，因此對電源IC的電流供給能力的要求也非常高。根據(jù)本實(shí)施例所產(chǎn)生的峰值電流的削減效果，無需過度地對外部部件(電源IC)要求容許電流的性能，從而還能夠抑制電源IC的部件成本。
而且，在CPU#1使用DSP#1或DSP#2，也就是使用其中一方的同時(shí)，另一方面能夠使CPU#2選擇DSP#2或DSP#1，也就是選擇其中另一方(CPU#1未選擇的DSP)并且同時(shí)實(shí)行(擁擠)。
進(jìn)一步，對于運(yùn)算負(fù)荷高而并行性(parallelism)也高的信號處理，CPU#1和CPU#2的其中一方使DSP#1和DSP#2作為雙DSP核從屬連接，分割DSP程序而使其進(jìn)行并行處理，還能夠進(jìn)行處理能力更高(MIPSMillionInstruction Par Second，每秒百萬條指令)的信號處理。此時(shí)，比如CPU#1發(fā)出將相當(dāng)于在DSP#1的指令存儲器(第一指令RAM302a)下載的程序開始地址的信息、以及表示雙模式(dual mode)的比特信息發(fā)行的命令。第一指令RAM302a的程序?qū)SP#1和DSP#2的雙方發(fā)行指令(取得，fetch)，由此無需多余地將相應(yīng)的程序下載到DSP#2的指令存儲器(第二指令RAM302b)。
如上述的詳細(xì)說明，根據(jù)本實(shí)施例，非對稱多處理器300的構(gòu)成包括硬件資源仲裁單元310，仲裁請求信號，所述請求信號為從各個(gè)CPU核101a和101b發(fā)行的、任意的DSP使用允許請求信號；配置信號選擇單元311，將與CPU所請求的信號處理對應(yīng)的配置信息發(fā)行給動態(tài)重構(gòu)型信號處理處理器單元107；擁擠DSP核仲裁單元312，當(dāng)相對地對一方的DSP核發(fā)行相當(dāng)于程序的開始地址的信號時(shí)，進(jìn)行控制以使其他的DSP核能同時(shí)進(jìn)行并行處理。因此不僅能夠得到與實(shí)施例1相同的效果，還能夠?qū)偩€121、122上所連接的多個(gè)DSP，由任意的處理器核實(shí)行使用任意的DSP的信號處理程序，從而能夠提高處理器的負(fù)荷分散的自由度。而且，當(dāng)一方的處理器核選擇了擁擠的多個(gè)DSP時(shí)，能夠進(jìn)行控制以使其他的DSP核也能同時(shí)地進(jìn)行并行處理。
而且，在本實(shí)施例中，當(dāng)為了使任意的CPU高效率地實(shí)行信號處理而預(yù)備的硬件加速器的資源從多個(gè)CPU同時(shí)接收請求信號的情況下，或者該資源正在被一個(gè)CPU使用時(shí)，而在后接收來自其它的CPU的請求信號的情況下，作為避免硬件資源的沖突的方法，配置信號選擇單元311通過外部總線121和122與作為動態(tài)可重構(gòu)的處理器的動態(tài)重構(gòu)型信號處理處理器單元107形成可連接的構(gòu)成，將動態(tài)重構(gòu)型信號處理處理器單元107重構(gòu)成能夠進(jìn)行所希望的信號處理的樣式并加以使用。由此，能夠削減內(nèi)部的硬件資源而減小電路的面積。
另外，在本實(shí)施例中，雖然說明了非對稱多處理器300包括硬件資源仲裁單元310和擁擠DSP核仲裁單元312、時(shí)鐘偏移仲裁單元112、以及配置信號選擇單元311的構(gòu)成例，但是也可以包括配置信號選擇單元311和擁擠DSP核仲裁單元312的其中一個(gè)。或者也可以不包括時(shí)鐘偏移仲裁單元112。
(實(shí)施例3)在實(shí)施例2中，詳細(xì)地說明了包括硬件資源仲裁單元310、時(shí)鐘偏移仲裁單元112、配置信號選擇單元311以及擁擠DSP核仲裁單元312的結(jié)構(gòu)，以及通過這些單元共有硬件加速器、DSP和動態(tài)可重構(gòu)的處理器的方法。上述各個(gè)單元也能夠單獨(dú)地適用。實(shí)施例3提供一種技術(shù)要素，在第一CPU和第二CPU以及硬件加速器以外還搭載一個(gè)或多個(gè)DSP核的情況下，能夠高效率地實(shí)行信號處理。實(shí)施例3能夠?qū)τ趯?shí)施例2的非對稱多處理器300單獨(dú)地、或者與其組合地適用。
因?yàn)閷?shí)施例3的非對稱多處理器的硬件方面上的結(jié)構(gòu)與圖5相同，所以省略其說明。
實(shí)施例3中，可以分為兩種功能為了提高各個(gè)CPU的信號處理性能的[信號處理功能]；以及為了實(shí)現(xiàn)各個(gè)CPU、DSP和動態(tài)可重構(gòu)的處理器等的低功率化的[可變地控制工作頻率或者動作電源電壓的功能]。
(1)實(shí)施例3的非對稱多處理器采取多處理結(jié)構(gòu)，在搭載多個(gè)DSP的情況下，多個(gè)DSP從屬連接于一個(gè)CPU，并能夠?qū)碜訡PU的中斷信號作為觸發(fā)信號利用多個(gè)DSP對一個(gè)任務(wù)實(shí)行并行信號處理。如圖5所示，本實(shí)施例的非對稱多處理器包括第一DSP核301a(DSP#1)和第二DSP核301b(DSP#2)，并將DSP#1和DSP#2通過總線121、122從屬連接于第一CPU核101a(CPU#1)或者第二CPU核101b(CPU#2)。硬件資源仲裁單元310將來自一個(gè)CPU(比如，CPU#1)的中斷信號作為觸發(fā)信號，利用多個(gè)DSP#1和DSP#2對一個(gè)任務(wù)實(shí)行并行信號處理。
(2)在上述(1)中，特別是將相當(dāng)于存儲在DSP的程序中的各個(gè)信號處理的起始地址的信息從CPU輸入到硬件資源仲裁單元310時(shí)，硬件資源仲裁單元310進(jìn)行控制，以使相應(yīng)的DSP程序啟動，并且接受用于表示進(jìn)行多DSP處理的控制信號或者控制比特的有效(ON)，從第一DSP的指令存儲器取得的命令傳送到第一DSP核或者第二DSP核等的多個(gè)DSP核，由此進(jìn)行并行信號處理。
(3)實(shí)施例3的非對稱多處理器，包括多個(gè)DSP核，各個(gè)DSP核具有能夠從其它的DSP核的指令存儲器取得指令的機(jī)構(gòu)。當(dāng)一方的處理器核(CPU核)選擇多個(gè)DSP核而使其進(jìn)行并行動作的情況下，相應(yīng)的CPU指定第一DSP的指令存儲器的開始地址時(shí)，硬件資源仲裁單元310進(jìn)行控制，以使多個(gè)DSP核同時(shí)取得該地址的指令，而使各個(gè)DSP進(jìn)行多處理。
(4)實(shí)施例3的非對稱多處理器具有利用來自相同的指令RAM的取指令來使多個(gè)DSP核進(jìn)行實(shí)行的功能。處于DSP的并行處理模式時(shí)，優(yōu)選是對第一DSP核的選址相對校正第二以后的DSP核的選址。
(5)實(shí)施例3的非對稱多處理器，當(dāng)?shù)谝惶幚砥骱?CPU核)和第二處理器核(CPU核)或者還有第三以后的處理器核同時(shí)進(jìn)行信號處理的情況下，相對提供給所述第一處理器核和從屬連接于其的硬件加速器、DSP核或者可重構(gòu)的處理器的時(shí)鐘信號的相位，對提供給所述第二CUP核和從屬連接于其的硬件加速器、DSP核或者可重配置的處理器的時(shí)鐘信號的相位，或提供給第三以后的CUP核和從屬連接于其的信號處理電路資源的時(shí)鐘信號的相位附加任意的相位差。比如，第一的CPU核101a(CPU#1)和第二的CPU核101b(CPU#2)同時(shí)進(jìn)行信號處理的情況下，對提供給CPU#1和從屬連接于其的硬件加速器、DSP核或者動態(tài)重構(gòu)型信號處理處理器單元107的時(shí)鐘信號的相位，與提供給CPU#2和從屬連接于其的硬件加速器、DSP核或者動態(tài)重構(gòu)型信號處理處理器單元107的時(shí)鐘信號的相位，附加任意的相位差。由此，CPU#1和CPU#2同時(shí)進(jìn)行信號處理的情況下，使提供給各個(gè)CPU和從屬連接于它們的硬件加速器、DSP核或者動態(tài)重構(gòu)型信號處理處理器單元107的時(shí)鐘信號的相位互相錯(cuò)開，由此能夠抑制峰值電流的降低。
(6)實(shí)施例3的非對稱多處理器優(yōu)選具有功率管理模式，分割信號處理量由多個(gè)CPU、或者DSP核、硬件加速器進(jìn)行多處理，與使用單一的處理器進(jìn)行信號處理的情況相比，將此時(shí)的電源電壓、時(shí)鐘頻率、或者電路板的偏置電壓，改變成低電源電壓、低時(shí)鐘頻率或閾值虛擬地(看上去)提高的電路板電位而進(jìn)行多處理。與使用單一的處理器進(jìn)行信號處理的情況相比，根據(jù)利用該功率管理模式，功率消耗會變小，能夠?qū)崿F(xiàn)低消耗功率化。
(7)實(shí)施例3的非對稱多處理器能夠具備基于信號處理量來改變時(shí)鐘頻率和電源電壓的功能。該信號處理還包含不進(jìn)行信號處理的情形下的時(shí)鐘頻率和電源電壓的變更處理。比如，在利用第一CPU核和從屬連接于其的硬件加速器、DSP核、或者可重構(gòu)的處理器進(jìn)行信號處理的期間，當(dāng)無需利用第二CPU核和從屬連接于其的硬件加速器、DSP核、或者可重構(gòu)的處理器進(jìn)行信號處理的情況下，對未進(jìn)行信號處理的后者實(shí)行切斷電源電壓，或者使其電源電壓降低到存儲器和寄存器能夠保持保存數(shù)據(jù)的最小電壓的功能(保持功能)。
如上述的詳細(xì)說明，根據(jù)本實(shí)施例，在第一CPU和第二CPU以及硬件加速器以外還搭載一個(gè)或多個(gè)DSP核的情況下，CPU利用DSP軟件來處理必需的信號處理，從而能夠高效率地實(shí)行信號處理。當(dāng)啟動上述硬件加速器時(shí)，CPU將相對地表現(xiàn)了DSP的指令存儲器的地址附加在與所選擇的寄存器圖(register map)相同的空間上，并且通過CPU發(fā)出請求信號，使相應(yīng)的DSP的程序能夠?qū)嵭小４藭r(shí)，兩個(gè)以上的CPU中的任一個(gè)CPU能夠選擇兩個(gè)以上所搭載的DSP中的任意的DSP，而且具有使多個(gè)DSP作為多核進(jìn)行并行處理的功能，通過并用改變DSP的工作頻率和DSP的動作電壓的功能，由此能夠通過低功率提供高處理性能。這里，雖然DSP#1的指令存儲器和DSP#2的指令存儲器存儲著各自的程序，但是比如在作為多核處理DSP進(jìn)行動作的情況下，具有只要將程序存儲在其中一方的指令存儲器，對兩方的DSP核取得指令(發(fā)行指令)，就同時(shí)使兩個(gè)以上的DSP進(jìn)行動作的結(jié)構(gòu)。并且包括相對地利用一方的DSP用程序翻譯成其他的DSP程序以防止地址計(jì)算(選址)發(fā)生不匹配的機(jī)構(gòu)。
由此，將一個(gè)或者多個(gè)DSP核連接在非對稱的多CPU核處理器的其中一方的從屬上來進(jìn)行信號處理，從而實(shí)現(xiàn)信號處理性能的提高，在此情況下，任意的CPU通過可啟動任意的DSP而可進(jìn)行最佳的負(fù)荷分散，而且在進(jìn)行冗余且并行性高的信號處理的情況下，一個(gè)CPU核能夠使多個(gè)DSP核進(jìn)行并行處理。在該情況下，通過并用改變DSP的工作頻率和動作電壓的功能，能夠進(jìn)一步實(shí)現(xiàn)低功率。
進(jìn)一步，在實(shí)施本發(fā)明的多DSP核處理的情況下，因?yàn)閺钠渲幸粋€(gè)DSP用指令RAM發(fā)行指令，所以指令存儲器能夠高效率地利用指令RAM空間，另一方面還具有能夠通過進(jìn)一步減少指令存儲器的硬件資源而削減進(jìn)行封裝的面積的效果。
(實(shí)施例4)在實(shí)施例1到3中，說明了硬件加速器、或者DSP、動態(tài)可重構(gòu)的處理器的共有方法，以及伴隨該共有方法，對每個(gè)非對稱多處理器的構(gòu)成變化例，改變各個(gè)CPU、DSP和動態(tài)可重構(gòu)的處理器等的工作頻率和動作電源電壓，從而實(shí)現(xiàn)低頻率化的方法。進(jìn)一步，說明了各個(gè)變化例的多處理器之間的時(shí)鐘的相位調(diào)整的方法，以及根據(jù)該方法的峰值電流的削減和IR下降的降低。實(shí)施例4為一個(gè)適用例子，具有與上述實(shí)施例1到3相同的結(jié)構(gòu)，并進(jìn)一步具有兩個(gè)存儲器使用模式。
圖6是表示本發(fā)明實(shí)施例4的非對稱多處理器的構(gòu)成的方框圖。在說明本實(shí)施例時(shí)，對于與圖2相同的構(gòu)成部分賦予相同標(biāo)號并省略重復(fù)部分的說明。
在圖6中，非對稱多處理器400的構(gòu)成包括第一CPU核101a(CPU#1)；第二CPU核101b(CPU#2)；第一指令高速緩沖器102a($1)；第一數(shù)據(jù)高速緩沖器103a($2)；第二指令高速緩沖器102b($3)；第二數(shù)據(jù)高速緩沖器103b($4)；共用存儲器(Shared Memory)401($5)，當(dāng)多個(gè)CPU作為多處理器進(jìn)行動作時(shí)，存儲共通性高的指令和數(shù)據(jù)；ROM104；RAM105；多個(gè)硬件加速器單元106a～106e(HW#1～#5)；動態(tài)重構(gòu)型信號處理處理器單元107，是動態(tài)可重構(gòu)的處理器；硬件資源仲裁單元110，對請求信號進(jìn)行仲裁，所述請求信號為從各個(gè)CPU核101a和101b發(fā)出的、請求允許使用任意的硬件加速器的請求信號；信號處理內(nèi)容選擇單元111，選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元107的信號處理內(nèi)容；時(shí)鐘偏移仲裁單元112，進(jìn)行任意地錯(cuò)開各個(gè)組之間的時(shí)鐘的相位關(guān)系的控制；以及時(shí)鐘延遲生成單元113a～113g，基于時(shí)鐘脈沖相位選擇啟動信號114而使時(shí)鐘信號延遲。
共用存儲器401為一種多個(gè)處理器能夠同時(shí)存取、并在多個(gè)處理器之間進(jìn)行數(shù)據(jù)共有的共有存儲器。
第一CPU核101a(CPU#1)通過第一指令高速緩沖器102a($1)、第一數(shù)據(jù)高速緩沖器103a($2)以及總線120與ROM104以及RAM105互相連接；第二CPU核101b(CPU#2)通過第二指令高速緩沖器102b($3)、第二數(shù)據(jù)高速緩沖器103b($4)以及總線120與ROM104以及RAM105互相連接。
而且，第一CPU核101a(CPU#1)以及第二CPU核101b(CPU#2)通過總線410連接到共用存儲器401($5)，共用存儲器401($5)通過總線120連接到ROM104以及RAM105。
另外，第一CPU核101a(CPU#1)通過總線121連接到硬件加速器單元106a～106e(HW#1～#5)以及動態(tài)重構(gòu)型信號處理處理器單元107；第二CPU核101b(CPU#2)通過總線122分別連接到硬件加速器單元106a～106e(HW#1～#5)以及動態(tài)重構(gòu)型信號處理處理器單元107。
下面，對如上述構(gòu)成的非對稱多處理器400的動作進(jìn)行說明。
一般而言，在非對稱多處理器中，雖然也有所搭載的多個(gè)CPU全都同樣地進(jìn)行動作的情況，但是與對稱多處理器相比，一方的CPU處理暫時(shí)處于待機(jī)狀態(tài)等，并非一直在相同的處理負(fù)荷下進(jìn)行并行動作，相反，在工作頻率或動作速度上，非對稱的部分也較多。
因此，非對稱多處理器400包括共用存儲器401，當(dāng)多個(gè)CPU作為多處理器進(jìn)行動作時(shí)，存儲共通性高的指令和數(shù)據(jù)，實(shí)現(xiàn)對每個(gè)將CPU獨(dú)特性高的指令和數(shù)據(jù)存儲在各個(gè)CPU的高速緩沖器中的結(jié)構(gòu)。非對稱多處理器400能夠交替地對共用存儲器401與CPU的高速緩沖存儲器進(jìn)行存取，當(dāng)高速緩沖發(fā)生讀取錯(cuò)誤(mishit)時(shí)，在進(jìn)行高速緩沖器的回填(refill)的過程中，CPU切換成對共用存儲器401進(jìn)行存取，從而盡可能地避免發(fā)生CPU核的待機(jī)動作。另外，在存取共用存儲器401時(shí)發(fā)生讀取錯(cuò)誤的情況下，再次切換進(jìn)行對高速緩沖器的存儲器存取，并以后臺方式對共用存儲器401進(jìn)行回填。像這樣，通過進(jìn)行交替存取，分別使用兩種模式削減回填動作過程中的空閑時(shí)間的動作模式，以及在多核之間共有共通性高的程序的共有存儲器模式。
通過以下的兩種存儲器使用模式來使用共用存儲器401[共用存儲器模式]和[交替(alternate)存儲器模式]。
關(guān)于第一存儲器模式([共用存儲器模式])，在第一CPU核101a(以下記載為CPU#1)和第二CPU核101b(以下記載為CPU#2)作為多處理器進(jìn)行動作時(shí)，各個(gè)CPU不僅包括用于取得通常指令的指令高速緩沖器(指令高速緩沖器102a和102b)和在通常動作過程中作為作業(yè)領(lǐng)域的數(shù)據(jù)高速緩沖器(數(shù)據(jù)高速緩沖器103a和103b)，還包括用于存儲共有的數(shù)據(jù)和指令的共用存儲器401，當(dāng)為多處理器模式并為[共用存儲器模式]時(shí)，將共通性高的程序存儲在共用存儲器401，由此能夠提高存儲器空間的效率從而實(shí)現(xiàn)削減存儲器的封裝面積。
另一方面，關(guān)于第二存儲器模式([交替存儲器模式])，設(shè)比如多個(gè)CPU的其中一個(gè)能夠利用共用存儲器401。比如CPU#1作為指令存儲器能夠利用第一指令高速緩沖器102a和共用存儲器401。處于該指令模式時(shí)，CPU#1從指令高速緩沖器(第一指令高速緩沖器102a)得到指令，但是發(fā)生高速緩沖器的讀取錯(cuò)誤時(shí)，指令高速緩沖器(第一指令高速緩沖器102a)從ROM104進(jìn)行回填。其間，如果是現(xiàn)有的多處理器，CPU#1核則處于待機(jī)狀態(tài)，與此相對，處于本實(shí)施例的第二存儲器模式([交替存儲器模式])時(shí)，當(dāng)發(fā)生讀取錯(cuò)誤時(shí)，切換存取目的地，以使在指令存儲器(第一指令高速緩沖器102a)進(jìn)行上述的回填動作的同時(shí)，CPU#1(第一指令高速緩沖器102a)從共用存儲器401取得指令。其后，如果從共用存儲器401取得指令時(shí)發(fā)生了讀取錯(cuò)誤，則切換存取目的地，以使之后在對共用存儲器401進(jìn)行回填動作的同時(shí)，CPU#1從指令高速緩沖器(第一指令高速緩沖器102a)再次取得指令。
如果在指令高速緩沖器(第一指令高速緩沖器102a)發(fā)生讀取錯(cuò)誤時(shí)，雖然在進(jìn)行回填動作過程中切換到共用存儲器401進(jìn)行取得，但是指令高速緩沖器(第一指令高速緩沖器102a)處于回填過程而尚未結(jié)束時(shí)，共用存儲器401端發(fā)生讀取錯(cuò)誤的情況下，CPU#1立刻進(jìn)入待機(jī)狀態(tài)。如果指令高速緩沖器端的回填動作的回填實(shí)行值達(dá)到了預(yù)先決定的值以上，比如對50％以上的高速緩沖器空間完成了新指令的切換(回填)，則進(jìn)行控制，以使從共用存儲器401切換到指令高速緩沖器(第一指令高速緩沖器102a)，接著CPU#1進(jìn)入取得動作，并且以后臺方式進(jìn)行共用存儲器401的回填。
在現(xiàn)有的多處理器中，發(fā)生高速緩沖器讀取錯(cuò)誤時(shí)，CPU處于待機(jī)狀態(tài)，與此相對，在本實(shí)施例中，通過活用共用存儲器401，設(shè)置交替地從共用存儲器401與指令高速緩沖器進(jìn)行取得的模式，從而能夠提高CPU的處理性能。另一方面，作為多核處理器，在核之間通過將共通性高的程序(比如，基本軟件或者OS的一部分等)存儲在該共用存儲器401，能夠?qū)崿F(xiàn)作為多處理器的電路面積的削減。另外，通過預(yù)備能夠分別使用該兩個(gè)特性的控制模式，能夠?qū)崿F(xiàn)提高CPU處理性能、消減電路面積以及消耗功率。
雖然在上面以指令存儲器為例進(jìn)行了說明，但是在數(shù)據(jù)存儲器端也是相同的。另外，雖然說明了處于第二存儲器模式([交替存儲器模式])時(shí)，只有一個(gè)CPU使用共用存儲器的情況，但是也能夠采取分割共用存儲器的存儲器空間，使多個(gè)CPU核進(jìn)行第二存儲器模式([交替存儲器模式])的構(gòu)成。
如上述詳細(xì)說明，根據(jù)本實(shí)施例，當(dāng)多個(gè)CPU作為多處理器進(jìn)行動作時(shí)，非對稱多處理器400包括用于存儲共通性高的指令和數(shù)據(jù)共用存儲器401，對每個(gè)CPU將獨(dú)特性高的指令和數(shù)據(jù)存儲在各個(gè)CPU的高速緩沖器102a($1)、103a($2)、102b($3)和103b($4)中。在非對稱多處理器400中，雖然也有所搭載的多個(gè)CPU全都同樣地進(jìn)行動作的情況，但是與對稱多處理器相比，一方的CPU處理暫時(shí)處于待機(jī)狀態(tài)等，并非一直在相同的處理負(fù)荷下進(jìn)行并行動作，相反，在工作頻率或動作速度上，非對稱的部分也較多。因此，具有交替地對共用存儲器401與CPU的高速緩沖存儲器進(jìn)行存取的構(gòu)成，當(dāng)發(fā)生高速緩沖器的讀取錯(cuò)誤時(shí)，在進(jìn)行高速緩沖器的回填的過程中，CPU切換成對共用存儲器401進(jìn)行存取，從而盡可能地避免發(fā)生CPU核的待機(jī)動作。另外，在存取共用存儲器401時(shí)發(fā)生讀取錯(cuò)誤的情況下，再次切換對高速緩沖器的存儲器存取，并以后臺方式對共用存儲器401進(jìn)行回填。像這樣，通過進(jìn)行交替存取，具有能夠分別使用兩種模式的構(gòu)成，所述兩種模式為削減回填動作過程中的空閑時(shí)間的動作模式，以及在多核之間共有共通性高的程序的共有存儲器模式。由此，通過預(yù)備共有存儲器領(lǐng)域，存儲在多處理中共通性高的基本軟件(OS)等的程序，從而具有削減封裝在LSI上的面積的效果。
另外，在實(shí)施例中，具有作為CPU的一級高速緩沖器(primary cache)的一部分切換共用存儲器領(lǐng)域來使用的模式。由此，發(fā)生CPU的高速緩沖器的存取錯(cuò)誤時(shí)，即使進(jìn)行回填動作也不發(fā)生CPU的空閑時(shí)間。因此，具有提高CPU的處理性能的效果。
上述說明是本發(fā)明的優(yōu)選實(shí)施方式的例證，本發(fā)明的范圍不限于此。
另外，雖然在本實(shí)施方式中使用非對稱多處理器的名稱，但這是為了方便說明，不用說也可以是非對稱多處理器系統(tǒng)等。
而且，構(gòu)成所述非對稱多處理器的多處理器核、DSP核、硬件加速器、動態(tài)可重構(gòu)的處理器的種類和其數(shù)量以及連接方法等，還有硬件資源仲裁單元、時(shí)鐘偏移仲裁單元、各個(gè)選擇單元的構(gòu)成例等并不只限于上述的實(shí)施例。
如上述那樣，根據(jù)本發(fā)明，非對稱多處理器的各個(gè)的CPU能夠自由地選擇恰當(dāng)?shù)挠布铀倨鱽磉M(jìn)行從屬連接，從而能夠提高分散處理的自由度，使各個(gè)處理器(CPU)的處理負(fù)荷成為最小。由此，能夠更有效地進(jìn)行工作頻率的降低和電源電壓的降低，從而實(shí)現(xiàn)更大的消耗功率的削減。
另外，將一個(gè)或者多個(gè)DSP核連接在非對稱的多CPU核處理器的其中一方的從屬上來進(jìn)行信號處理，從而實(shí)現(xiàn)信號處理性能的提高，在此情況下，任意的CPU通過可啟動任意的DSP使得到最佳的負(fù)荷分散成為可能，進(jìn)一步在冗余且并行性高的信號處理的情況下，一個(gè)CPU核能夠使多個(gè)DSP核進(jìn)行并行處理，通過并用改變DSP的工作頻率和動作電壓的功能，從而能夠?qū)崿F(xiàn)更高的低功率化。
另外，在實(shí)施這種多DSP核處理的情況下，因?yàn)閺钠渲幸粋€(gè)DSP用指令RAM發(fā)行指令，所以指令存儲器能夠高效率地利用指令RAM空間，另一方面還具有能夠通過進(jìn)一步減少指令存儲器的硬件資源來削減在LSI上所封裝的面積的效果。
另外，能夠抑制LSI內(nèi)部電源電壓的IR下降，并且能夠通過防止內(nèi)部信號的偏移變大、抑制DC直通電流而實(shí)現(xiàn)動作功率的削減。進(jìn)一步能夠通過避免時(shí)鐘的重疊來削減峰值電流。根據(jù)該峰值電流的削減效果，無需過度地對外部部件(電源IC)要求容許電流的性能，從而能夠抑制電源IC的部件成本。
另外，能夠削減內(nèi)部的硬件資源而減小電路的面積。
進(jìn)一步，通過預(yù)備共有存儲器領(lǐng)域，存儲在多處理中的共用性高的基本軟件(OS)等的程序，從而具有削減在LSI上所封裝的面積的效果。另外，作為CPU的一級高速緩沖器的一部分切換共用存儲器領(lǐng)域來使用，在發(fā)生CPU的高速緩沖器的存取錯(cuò)誤時(shí)，即使進(jìn)行回填動作也不發(fā)生CPU的空閑時(shí)間，從而具有提高CPU的處理性能的效果。
因此，本發(fā)明的非對稱多處理器具有在各個(gè)CPU之間共有硬件加速器的結(jié)構(gòu)，調(diào)整各個(gè)CPU的時(shí)鐘的相位的結(jié)構(gòu)，以及對每個(gè)任務(wù)分割處理器的工作量并分配來進(jìn)行分散處理的機(jī)構(gòu)，適用于集中了媒體處理器和基帶處理處理器的系統(tǒng)LSI的低功率化和小面積化。另外，利用本發(fā)明的非對稱多處理器而構(gòu)成的系統(tǒng)LSI特別能夠應(yīng)用于將“數(shù)字電視”、“數(shù)字收音機(jī)”、“音頻重放”、“因特網(wǎng)通信”、“電視電話”、“無線LAN”、“需要高性能圖像處理的電子游戲”等，由一臺電子裝置進(jìn)行的便攜式電話或便攜式電子游戲機(jī)、便攜式電子記事本、便攜式攝像機(jī)等。
本說明書是根據(jù)2006年6月6日申請?zhí)峤坏娜毡緦＠暾執(zhí)卦傅?006-157826號。該權(quán)利要求書、附圖和說明書摘要通過引用全部包括在此作為參考。
權(quán)利要求
1.一種非對稱多處理器，其多個(gè)處理器核與多個(gè)硬件加速器通過總線而連接，它包括硬件資源仲裁單元，對請求信號進(jìn)行仲裁，所述請求信號是從所述各個(gè)處理器核發(fā)出的、請求允許使用任意的硬件加速器的請求信號，接受了由所述硬件資源仲裁單元所進(jìn)行的請求信號的仲裁的所述處理器核使用任意的硬件加速器。
2.如權(quán)利要求1所述的非對稱多處理器，其中，還包括時(shí)鐘偏移仲裁單元，其在各個(gè)組之間進(jìn)行任意地錯(cuò)開時(shí)鐘的相位關(guān)系的控制，所述各個(gè)組為第一信號處理組，由第一處理器核和被所述第一處理器核請求實(shí)行信號處理的硬件加速器構(gòu)成；第二信號處理組，由第二處理器核和被所述第二處理器核請求實(shí)行信號處理的硬件加速器構(gòu)成；第三信號處理組，由第三處理器核和被所述第三處理器核請求實(shí)行信號處理的硬件加速器構(gòu)成。
3.如權(quán)利要求2所述的非對稱多處理器，其中，在所述各個(gè)組的時(shí)鐘輸入單元中還包括時(shí)鐘延遲生成單元，其延遲所提供的時(shí)鐘信號，從而任意地錯(cuò)開所述各個(gè)組之間的時(shí)鐘相位。
4.如權(quán)利要求1所述的非對稱多處理器，其中，所述多個(gè)處理器核通過所述總線連接到多個(gè)DSP核，所述硬件資源仲裁單元對從所述各個(gè)處理器核發(fā)行的、任意的DSP核使用允許請求信號進(jìn)行仲裁，接受了由所述硬件資源仲裁單元所進(jìn)行的DSP核使用允許請求信號的仲裁的處理器核實(shí)行由任意的DSP核進(jìn)行的信號處理程序。
5.如權(quán)利要求1所述的非對稱多處理器，其中，多個(gè)DSP核從屬連接于一個(gè)所述處理器核，相應(yīng)的所述多個(gè)DSP核將來自所述處理器核的中斷信號作為觸發(fā)信號，將一個(gè)任務(wù)進(jìn)行并行信號處理。
6.如權(quán)利要求1所述的非對稱多處理器，其中，當(dāng)從所述處理器核輸入相當(dāng)于存儲在DSP核的程序中的各個(gè)信號處理的起始地址的信息時(shí)，所述硬件資源仲裁單元進(jìn)行控制，以啟動相應(yīng)的DSP程序。
7.如權(quán)利要求1所述的非對稱多處理器，其中，還包括多個(gè)DSP核，所述硬件資源仲裁單元接受用于表示進(jìn)行多DSP處理的控制信號或者控制比特的有效，將從第一DSP核的指令存儲器所取得的命令傳送到包括第一DSP核或者第二DSP核的多個(gè)DSP核，接收了所述命令的所述多個(gè)DSP核實(shí)行并行信號處理。
8.如權(quán)利要求1所述的非對稱多處理器，其中，還包括多個(gè)DSP核，各個(gè)DSP核還能夠從其它的DSP核的指令存儲器取得指令，在一個(gè)處理器核選擇多個(gè)DSP核而使其進(jìn)行并行動作的情況下，所述處理器核指定某一個(gè)DSP核的指令存儲器的開始地址時(shí)，所述硬件資源仲裁單元進(jìn)行控制，以使多個(gè)DSP核也同時(shí)取得該地址的指令，并使各個(gè)DSP核進(jìn)行多處理。
9.如權(quán)利要求1所述的非對稱多處理器，其中，在利用來自相同的指令RAM的取指令實(shí)行由多個(gè)DSP核進(jìn)行的信號處理時(shí)，當(dāng)處于DSP的并行處理模式時(shí)，所述硬件資源仲裁單元對第二DSP核的選址進(jìn)行相對于第一DSP核的選址的相對校對。
10.如權(quán)利要求1所述的非對稱多處理器，其中，還包括擁擠DSP核仲裁單元，其在一個(gè)處理器核選擇擁擠的多個(gè)核，并對一方的核發(fā)行相當(dāng)于程序的開始地址的信號時(shí)，進(jìn)行控制以使其他的核也同時(shí)進(jìn)行并行處理。
11.如權(quán)利要求1所述的非對稱多處理器，其中，第一處理器核、第二處理器核、或者其它的處理器核通過所述總線與動態(tài)可重構(gòu)的處理器連接，所述非對稱多處理器還包括配置信號選擇單元，其仲裁從所述各個(gè)處理器核發(fā)出的、對所述動態(tài)可重構(gòu)的處理器的使用允許請求信號，同時(shí)將與相應(yīng)的處理器所請求的信號處理對應(yīng)的配置信息發(fā)行給所述動態(tài)可重構(gòu)的處理器，接受了由所述配置信號選擇單元發(fā)行的配置信息的所述動態(tài)可重構(gòu)的處理器實(shí)行所述處理器核所請求的信號處理。
12.如權(quán)利要求1所述的非對稱多處理器，其中，在第一處理器核和第二處理器核或者第三處理器核同時(shí)進(jìn)行信號處理的情況下，相對于提供給所述第一處理器核和從屬連接于其上的硬件加速器、DSP核或者可重構(gòu)的處理器的時(shí)鐘信號的相位，在提供給所述第二處理器核和從屬連接于其的硬件加速器、DSP核或者可重構(gòu)的處理器的時(shí)鐘信號的相位、或者提供給所述第三處理器核和從屬連接于其的信號處理電路資源的時(shí)鐘信號的相位上，附加規(guī)定的相位差。
13.如權(quán)利要求1所述的非對稱多處理器，其中，在分割信號處理量而由多個(gè)處理器核、DSP核或者硬件加速器進(jìn)行多處理的情況下，設(shè)定功率管理模式，與使用單一的處理器進(jìn)行信號處理的情形相比，至少降低電源電壓、時(shí)鐘頻率或電路板的偏置電壓中的一個(gè)。
14.如權(quán)利要求1所述的非對稱多處理器，其中，在利用第一處理器核和從屬連接于其的硬件加速器、DSP核、或者可重構(gòu)的處理器進(jìn)行信號處理的期間，當(dāng)無需利用第二處理器核和從屬連接于其的硬件加速器、DSP核、或者可重構(gòu)的處理器進(jìn)行信號處理的情況下，實(shí)行保持功能切斷所述第二處理器核和從屬連接于其的硬件加速器、DSP核、或者可重構(gòu)的處理器的電源電壓，或者使電源電壓降低至存儲器和寄存器能夠保持存儲數(shù)據(jù)的最小電壓。
15.如權(quán)利要求1所述的非對稱多處理器，其中，還包括當(dāng)多個(gè)處理器核作為多處理器進(jìn)行動作時(shí)，，存儲共通性高的指令或數(shù)據(jù)的共用存儲器，對每個(gè)處理器核獨(dú)特性高的指令或數(shù)據(jù)存儲在各個(gè)處理器核的高速緩沖存儲器中，所述多個(gè)處理器核對所述共用存儲器和所述高速緩沖存儲器交替地存取。
16.如權(quán)利要求1所述的非對稱多處理器，其中，所述多個(gè)處理器核為多個(gè)CPU，所述多個(gè)CPU的工作頻率等的處理器性能、指令集、以及體系結(jié)構(gòu)部分或全都不同，所述體系結(jié)構(gòu)包括位寬度、存儲器大小、高速緩沖存儲器大小和管線級數(shù)。
全文摘要
本發(fā)明公開一種非對稱多處理器，能夠提高分散處理的自由度，使各個(gè)處理器(CPU)的處理負(fù)荷成為最小，通過降低工作頻率或降低電源電壓而實(shí)現(xiàn)消耗功率大量的削減。非對稱多處理器(100)包括硬件資源仲裁單元(110)，對請求信號進(jìn)行仲裁，該請求信號從各個(gè)CPU核(101a)和(101b)發(fā)出，請求允許使用任意的硬件加速器的請求信號；信號處理內(nèi)容選擇單元(111)，選擇從屬連接的動態(tài)重構(gòu)型信號處理處理器單元(107)的信號處理內(nèi)容；時(shí)鐘偏移仲裁單元(112)，進(jìn)行任意地錯(cuò)開各組之間的時(shí)鐘的相位關(guān)系的控制；時(shí)鐘延遲生成單元(113a)～(113g)，基于時(shí)鐘偏移選擇啟動信號(114)而使時(shí)鐘信號延遲。
文檔編號G06F15/16GK101086722SQ200710106599
公開日2007年12月12日 申請日期2007年6月6日 優(yōu)先權(quán)日2006年6月6日
發(fā)明者寶積雅浩 申請人:松下電器產(chǎn)業(yè)株式會社