專利名稱：：時(shí)鐘脈沖切換電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種在異步并且頻率不同的第1及第2時(shí)鐘脈沖之間進(jìn)行切換的時(shí)鐘脈沖切換電路。
背景技術(shù)：
：已知的時(shí)鐘脈沖切換電路如圖6所示，單純地依據(jù)時(shí)鐘脈沖選擇信號(hào)SEL來切換第1時(shí)鐘脈沖CLK1與第2時(shí)鐘脈沖CLK2。此外，已知有專利文獻(xiàn)1至5的時(shí)鐘脈沖切換電路。專利文獻(xiàn)1日本專利特開平第7-248843號(hào)公報(bào)專利文獻(xiàn)2日本專利特開第2003-223237號(hào)公報(bào)專利文獻(xiàn)3日本專利特開第2003-347931號(hào)公報(bào)專利文獻(xiàn)4日本專利特開第2004-54350號(hào)公報(bào)專利文獻(xiàn)5日本專利特開第2005-50327號(hào)公報(bào)然而，在單純地依據(jù)時(shí)鐘脈沖選擇信號(hào)SEL來切換第1時(shí)鐘脈沖CLK1與第2時(shí)鐘脈沖CLK2的電路中，于第1時(shí)鐘脈沖CLK1與第2時(shí)鐘脈沖CLK2彼此為異步且頻率不同時(shí)，產(chǎn)生危害(hazard)和工作比(duty-ratio)的崩潰，而導(dǎo)致根據(jù)這些時(shí)鐘脈沖而動(dòng)作的電路產(chǎn)生誤動(dòng)作。例如，在正反器(flip-flop)的情形中，因設(shè)定(setup)/保持(hold)違反等，而有引發(fā)亞穩(wěn)態(tài)(metastable)的問題。
發(fā)明內(nèi)容因此，本發(fā)明所涉及的時(shí)鐘脈沖切換電路，一種用于切換彼此異步并且頻率不同的時(shí)鐘脈沖的第1及第2時(shí)鐘脈沖的時(shí)鐘脈沖切換電路，其特征為具備有第1同步化電路，通過所述第1時(shí)鐘脈沖使時(shí)鐘脈沖選擇信號(hào)同步化；第2同步化電路，通過第2時(shí)鐘脈沖使通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步；以及時(shí)鐘脈沖選擇電路，與通過所述第1同步化電路而與第1時(shí)鐘脈沖同步的時(shí)鐘脈沖選擇信號(hào)同步，并輸出低電位或高電位，之后與通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并選擇第2時(shí)鐘脈沖。依據(jù)本發(fā)明所涉及的時(shí)鐘脈沖切換電路，不會(huì)產(chǎn)生引發(fā)電路誤動(dòng)作的危害和工作比崩潰，而可以施行時(shí)鐘脈沖切換。圖1是本發(fā)明實(shí)施例所涉及的時(shí)鐘脈沖切換電路的電路圖。圖2是本發(fā)明實(shí)施例所涉及的時(shí)鐘脈沖切換電路的動(dòng)作時(shí)序圖。圖3是時(shí)鐘脈沖選擇電路具體的電路圖。圖4是時(shí)鐘脈沖選擇電路具體的電路圖。圖5是時(shí)鐘脈沖選擇電路具體的電路圖。圖6是已知例所涉及的時(shí)鐘脈沖切換電路的動(dòng)作時(shí)序圖。主要組件符號(hào)說明1第1同步化電路2第2同步化電路3第1選擇電路4第2選擇電路5時(shí)鐘脈沖選擇電路6AND電路7第3同步化電路CLK1第1時(shí)鐘脈沖CLK1_SEL第1同步化電路的輸出信號(hào)具體實(shí)施例方式接著，參照本發(fā)明實(shí)施例中的時(shí)鐘脈沖切換電路。圖1是該時(shí)鐘脈沖切換電路的電路圖。1代表將第1時(shí)鐘脈沖CLK1作為同步化基準(zhǔn)時(shí)鐘脈沖的第1同步化電路，由串聯(lián)連接的2個(gè)正反器FF1、FF2構(gòu)成。此外，2代表將第2時(shí)鐘中脈沖CLK2作為同步化基準(zhǔn)時(shí)鐘脈沖的第2同步化電路，由串聯(lián)連接的2個(gè)正反器FF3、FF4構(gòu)成。3代表第1選擇電路，根據(jù)控制信號(hào)DATA_SEL，選擇時(shí)鐘脈沖選擇信號(hào)SEL與第2同步化電路2的輸出信號(hào)CLK2_SEL中任一方。亦即，控制信號(hào)DATA_SEL為0時(shí)，選擇時(shí)鐘脈沖選擇信號(hào)SEL，控制信號(hào)DATA_SEL為1時(shí)，選擇第2同步化電路2的輸出信號(hào)CLK2_SEL，且輸入至第1同步化電路1。4代表第2選擇電路，根據(jù)控制信號(hào)DATA_SEL，選擇時(shí)鐘脈沖選擇信號(hào)SEL與第1同步化電路1的輸出信號(hào)CLK1_SEL中任一方。亦即，控制信號(hào)DATA_SEL為1時(shí)，選擇時(shí)鐘脈沖選擇信號(hào)SEL，控制信號(hào)DATA_SEL為0時(shí)，選擇第1同步化電路1的輸出信號(hào)CLK1_SEL，且輸入至第2同步化電路2。5代表時(shí)鐘脈沖選擇電路，測(cè)試信號(hào)TEST輸入至端子a，第1同步化電路1的輸出信號(hào)CLK1_SEL輸入至端子b，第2同步化電路2的輸出信號(hào)CLK2_SEL輸入至端子c，根據(jù)這些信號(hào)的邏輯狀態(tài)，依照第1圖中的真值表(truthtable)將輸出信號(hào)CLK_OUT予以輸出。亦即，當(dāng)(a、b、c)＝(0、0、0)時(shí)，輸出第1時(shí)鐘脈沖CLK1，當(dāng)(a、b、c)＝(0、0、1)或(0、1、0)時(shí)，輸出1(高電位＝電源電位Vdd)，當(dāng)(a、b、c)＝(0、1、1)時(shí)，輸出第2時(shí)鐘脈沖CLK2，當(dāng)(a、b、c)＝(1、x、x)時(shí)，輸出掃描測(cè)試用的測(cè)試時(shí)鐘脈沖TEST_CLK。在此，x可為1與0任一值。6代表檢測(cè)電路，用以檢測(cè)出第1同步化電路1的輸出信號(hào)CLK1_SEL與第2同步化電路2的輸出信號(hào)CLK2_SEL雙方成為相同的電位，亦即，用以檢測(cè)出雙方成為1或0。在本實(shí)施例中，作為該檢測(cè)電路6的一個(gè)例子，使用AND電路(ANDcircuit；及電路)，用以檢測(cè)出第1同步化電路1的輸出信號(hào)CLK1_SEL與第2同步化電路2的輸出信號(hào)CLK2_SEL雙方為1。之所以可檢測(cè)出這些信號(hào)雙方為1或0之一，由于在時(shí)鐘脈沖選擇的轉(zhuǎn)換狀態(tài)下，時(shí)鐘脈沖選擇電路5的輸出信號(hào)CLK_OUT被固定成1或0，因此不會(huì)對(duì)后述的第3同步化電路7傳送輸出之故。7代表第3同步化電路，將由時(shí)鐘脈沖選擇電路5所選擇的第1時(shí)鐘脈沖CLK1或第2時(shí)鐘脈沖CLK2作為同步化基準(zhǔn)時(shí)鐘脈沖，其由串聯(lián)連接的2個(gè)正反器FF5、FF6構(gòu)成。該第3同步化電路7的輸出信號(hào)是上述第1及第2選擇電路3、4的控制信號(hào)DATA_SEL。此外，其目的也在于通過使第3同步化電路7的控制信號(hào)DATA_SEL延遲數(shù)個(gè)時(shí)鐘脈沖周期(clockcycle)，而使第1及第2選擇電路3、4的控制在時(shí)鐘脈沖選擇確實(shí)完成的穩(wěn)定狀態(tài)下變更。該控制信號(hào)DATA_SEL能作為控制信號(hào)而直接利用，該控制信號(hào)用以控制與第1及第2選擇電路3、4的控制變更同樣的由時(shí)鐘脈沖選擇電路5所選擇的第1時(shí)鐘脈沖CLK1或第2時(shí)鐘脈沖CLK2而動(dòng)作的后段電路。而且，第1、第2及第3同步化電路1、2、7優(yōu)選的是，由2段或2段以上段數(shù)的正反器構(gòu)成，以避免亞穩(wěn)態(tài)。接著，參照?qǐng)D2說明關(guān)于上述時(shí)鐘脈沖切換電路的動(dòng)作。第1時(shí)鐘脈沖CLK1與第2時(shí)鐘脈沖CLK2彼此為異步且頻率不同的時(shí)鐘脈沖。首先，在由時(shí)鐘脈沖選擇電路5選擇第1時(shí)鐘脈沖CLK1的狀態(tài)下，為了選擇第2時(shí)鐘脈沖CLK2，時(shí)鐘脈沖選擇信號(hào)SEL由0轉(zhuǎn)換成1。此時(shí)，由于控制信號(hào)DATA_SEL為0，故第1選擇電路3選擇時(shí)鐘脈沖選擇信號(hào)SEL，第2選擇電路4選擇第1同步化電路1的輸出信號(hào)CLK1_SEL。于是，時(shí)鐘脈沖選擇信號(hào)SEL通過第1同步化電路1而以第1時(shí)鐘脈沖CLK1同步化(圖2中的1)。而且，與通過第1時(shí)鐘脈沖CLK1同步化的時(shí)鐘脈沖選擇信號(hào)SEL的上升同步，時(shí)鐘脈沖選擇電路5輸出1(高電位＝Vdd)(圖2中的2)。之后，通過第1時(shí)鐘脈沖CLK1同步化的時(shí)鐘脈沖選擇信號(hào)SEL作為第1同步化電路1的輸出信號(hào)CLK1_SEL，由第2選擇電路4所選擇而輸入至第2同步化電路2，且通過第2時(shí)鐘脈沖CLK2同步化(圖2中的3)。并且，與通過第2時(shí)鐘脈沖CLK2同步化的第2同步化電路2的輸出信號(hào)CLK2_SEL的上升同步，時(shí)鐘脈沖選擇電路5選擇第2時(shí)鐘脈沖CLK2并輸出(圖2中的4)。此外，當(dāng)?shù)?同步化電路2的輸出信號(hào)CLK2_SEL上升為1時(shí)，AND電路6的輸出信號(hào)從0轉(zhuǎn)變成1。該AND電路6的輸出信號(hào)通過第3同步化電路7而以第2時(shí)鐘脈沖CLK2同步化。于是，第3同步化電路7的輸出信號(hào)的控制信號(hào)DATA_SEL從0轉(zhuǎn)變成1。這樣，第2選擇電路4選擇時(shí)鐘脈沖選擇信號(hào)SEL，而第1選擇電路3以選擇第2同步化電路2的輸出信號(hào)CLK2_SEL的方式而被切換(圖2中的5)。之后，時(shí)鐘脈沖選擇信號(hào)SEL從1轉(zhuǎn)變成0。于是，時(shí)鐘脈沖選擇信號(hào)SEL通過第2同步化電路2而以第2時(shí)鐘脈沖CLK2同步化(圖2中的6)。而且，與通過第2時(shí)鐘脈沖CLK2同步化的時(shí)鐘脈沖選擇信號(hào)SEL的下降同步，時(shí)鐘脈沖選擇電路5輸出1(高電位＝Vdd)(圖2中的7)。之后，以第2時(shí)鐘脈沖CLK2同步化的時(shí)鐘脈沖選擇信號(hào)SEL作為第2同步化電路2的輸出信號(hào)CLK2_SEL，由第1選擇電路3所選擇而輸入至第1同步化電路1，且以第1時(shí)鐘脈沖CLK1同步化(圖2中的8)。并且，與以該第1時(shí)鐘脈沖CLK1同步化的第1同步化電路1的輸出信號(hào)CLK1_SEL的下降同步，時(shí)鐘脈沖選擇電路5選擇第1時(shí)鐘脈沖CLK1并輸出(圖2中的9)。此外，當(dāng)?shù)?同步化電路2的輸出信號(hào)CLK2_SEL下降為0時(shí)，AND電路6的輸出信號(hào)從1轉(zhuǎn)變成0。該AND電路6的輸出信號(hào)通過第3同步化電路7而以第1時(shí)鐘脈沖CLK1同步化。于是，第3同步化電路7的輸出信號(hào)的控制信號(hào)DATA_SEL從1轉(zhuǎn)換成0。這樣，第1選擇電路3選擇時(shí)鐘脈沖選擇信號(hào)SEL，而第2選擇電路4以選擇第1同步化電路1的輸出信號(hào)CLK1_SEL的方式而被切換(圖2中的10)。這樣，使時(shí)鐘脈沖選擇信號(hào)SEL以由時(shí)鐘脈沖選擇電路5所選擇的時(shí)鐘脈沖同步化，即使于選擇信號(hào)SEL為異步時(shí)，在不會(huì)產(chǎn)生危害和工作比崩潰的時(shí)序中，能切換成0或1的時(shí)鐘脈沖停止?fàn)顟B(tài)，此外，通過使以所選擇的時(shí)鐘脈沖同步的時(shí)鐘脈沖選擇信號(hào)SEL以未被選擇的時(shí)鐘脈沖同步化，在不會(huì)產(chǎn)生危害和工作比崩潰的時(shí)序中，能從時(shí)鐘脈沖的停止?fàn)顟B(tài)切換成選擇時(shí)鐘脈沖的輸出狀態(tài)。時(shí)鐘脈沖選擇電路5的具體電路例顯示于圖3、圖4及圖5。但是，圖5所示的電路，在(a，b，c)＝(0，0，1)時(shí)，時(shí)鐘脈沖選擇電路5的輸出CLK_OUT雖然與圖1中的真值表不一致，但在本實(shí)施例中由圖2可得知，不會(huì)有(a，b，c)＝(0，0，1)的情況，因此圖5所示的電路實(shí)質(zhì)上與其它電路同樣發(fā)揮功能。依據(jù)該電路例的構(gòu)成，第1同步化電路1的輸出信號(hào)CLK1_SEL與第2同步化電路2的輸出信號(hào)CLK2_SEL，雙方皆于第1及第2時(shí)鐘脈沖CLK1、CLK2的時(shí)鐘脈沖選擇邏輯被反映，故能防止于時(shí)鐘脈沖選擇電路5產(chǎn)生危害等問題。權(quán)利要求1.一種時(shí)鐘脈沖切換電路，其切換彼此為異步且頻率不同的第1及第2時(shí)鐘脈沖，其特征為具備有第1同步化電路，通過所述第1時(shí)鐘脈沖使時(shí)鐘脈沖選擇信號(hào)同步化；第2同步化電路，通過第2時(shí)鐘脈沖使通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步化；以及時(shí)鐘脈沖選擇電路，與通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并輸出低電位或高電位，之后與通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并選擇第2時(shí)鐘脈沖。2.一種時(shí)鐘脈沖切換電路，其切換彼此為異步且頻率不同的第1及第2時(shí)鐘脈沖，其特征為具備有第1同步化電路，將所述第1時(shí)鐘脈沖作為同步化基準(zhǔn)時(shí)鐘脈沖使用，使時(shí)鐘脈沖選擇信號(hào)或者是與所述第2時(shí)鐘脈沖同步的時(shí)鐘脈沖選擇信號(hào)與第1時(shí)鐘脈沖同步；第2同步化電路，將所述第2時(shí)鐘脈沖作為同步化基準(zhǔn)時(shí)鐘脈沖使用，使時(shí)鐘脈沖選擇信號(hào)或者是與所述第1時(shí)鐘脈沖同步的時(shí)鐘脈沖選擇信號(hào)與第12同步；第1同步化電路，通過第1時(shí)鐘脈沖使時(shí)鐘脈沖選擇信號(hào)或通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步化；第2同步化電路，通過第2時(shí)鐘脈沖使時(shí)鐘脈沖選擇信號(hào)或通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步化；時(shí)鐘脈沖選擇電路，于時(shí)鐘脈沖選擇信號(hào)以選擇第2時(shí)鐘脈沖的方式變化時(shí)，與通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并輸出低電位或高電位，之后與通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并選擇第2時(shí)鐘脈沖，同時(shí)，于時(shí)鐘脈沖選擇信號(hào)以選擇第1時(shí)鐘脈沖的方式變化時(shí)，與通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并輸出低電位或高電位，之后與通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)同步，并選擇第1時(shí)鐘脈沖。3.根據(jù)權(quán)利要求2所述的時(shí)鐘脈沖切換電路，其中，具備有第1選擇電路，選擇所述時(shí)鐘脈沖選擇信號(hào)或通過所述第2同步化電路以第2時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)，并輸入至所述第1同步化電路；第2選擇電路，選擇所述時(shí)鐘脈沖選擇信號(hào)或通過所述第1同步化電路以第1時(shí)鐘脈沖同步化的時(shí)鐘脈沖選擇信號(hào)，并輸入至所述第2同步化電路。4.根據(jù)權(quán)利要求3所述的時(shí)鐘脈沖切換電路，其中，具備有檢測(cè)電路，檢測(cè)出所述第1同步化電路的輸出信號(hào)與所述第2同步化電路的輸出信號(hào)成為相同電位；第3同步化電路，使該檢測(cè)電路的輸出信號(hào)與通過所述時(shí)鐘脈沖選擇電路所選擇的第1時(shí)鐘脈沖或第2時(shí)鐘脈沖同步；且通過所述第3同步化電路的輸出信號(hào)控制所述第1及第2選擇電路。5.根據(jù)權(quán)利要求4所述的時(shí)鐘脈沖切換電路，其中，所述第1、第2及第3同步化電路由2段以上的正反器構(gòu)成。6.根據(jù)權(quán)利要求1所述的時(shí)鐘脈沖切換電路，其中，在所述時(shí)鐘脈沖選擇電路輸入有測(cè)試時(shí)鐘脈沖，依據(jù)測(cè)試信號(hào)來輸出所述測(cè)試時(shí)鐘脈沖。7.根據(jù)權(quán)利要求2所述的時(shí)鐘脈沖切換電路，其中，在所述時(shí)鐘脈沖選擇電路輸入有測(cè)試時(shí)鐘脈沖，依據(jù)測(cè)試信號(hào)來輸出所述測(cè)試時(shí)鐘脈沖。8.根據(jù)權(quán)利要求2所述的時(shí)鐘脈沖切換電路，其中，所述第1、第2及第3同步化電路由2段以上的正反器構(gòu)成。全文摘要本發(fā)明提供一種不會(huì)產(chǎn)生危害和工作比崩潰，而能施行時(shí)鐘脈沖切換的時(shí)鐘脈沖切換電路，其具備有第1同步化電路1，通過第1時(shí)鐘脈沖CLK1使時(shí)鐘脈沖選擇信號(hào)SEL同步化；第2同步化電路2，通過第2時(shí)鐘脈沖CLK2使通過第1同步化電路1以第1時(shí)鐘脈沖CLK1同步化的時(shí)鐘脈沖選擇信號(hào)SEL同步化；以及時(shí)鐘脈沖選擇電路5，與通過第1同步化電路1而與第1時(shí)鐘脈沖CLK1同步的時(shí)鐘脈沖選擇信號(hào)SEL同步，并輸出1(高電位)，之后與通過第2同步化電路2以第2時(shí)鐘脈沖CLK2同步化的時(shí)鐘脈沖選擇信號(hào)SEL同步，并選擇第2時(shí)鐘脈沖CLK2。文檔編號(hào)G06F1/12GK1936766SQ20061013892公開日2007年3月28日申請(qǐng)日期2006年9月21日優(yōu)先權(quán)日2005年9月21日發(fā)明者松室智紀(jì),佐藤政俊,安田仁志,高井和順申請(qǐng)人:三洋電機(jī)株式會(huì)社