專利名稱：連續(xù)寫入的目的端就緒協(xié)定的制作方法
技術(shù)領(lǐng)域：
本案要求下列的優(yōu)先權(quán)于2005年7月5日提交的美國臨時(shí)申請案第60/697,063號(hào)；以及于2006年2月21日提交的美國正式申請案11/358,464號(hào)。
本發(fā)明有關(guān)于處理器數(shù)據(jù)總線，特別是有關(guān)于一種目的端就緒協(xié)定(target readiness protocol)的裝置與方法以便于微處理器或類似裝置執(zhí)行連續(xù)寫入操作至存儲(chǔ)器。
背景技術(shù)：
大部分微處理器的總線接口本質(zhì)上皆大同小異。一雙向地址總線(bidirectional address bus；本說明書中將稱的為ADDR)用以提供存儲(chǔ)器地址以執(zhí)行操作。一雙向地址選通信號(hào)(bidirectional address strobesignal；本說明書中將稱的為ADS)用以表示所述的ADDR總線上地址的正確性信號(hào)。一雙向數(shù)據(jù)總線(bidirectional data bus；本說明書中將稱的為DATA)用以傳輸(transfer)數(shù)據(jù)。部分目前微處理器的結(jié)構(gòu)可一次傳輸8個(gè)位組(即為公知的1個(gè)bit)的數(shù)據(jù)。目前具四倍頻功能(quad-pumped)的數(shù)據(jù)總線如著名的PENTIUM4微處理器所使用者，在總線時(shí)鐘信號(hào)(bus clock signal；本說明書中將的為BCLK)的每一周期中可傳輸4個(gè)Bit的數(shù)據(jù)，且于單次操作中最多可傳輸8個(gè)bit(64個(gè)位組)的數(shù)據(jù)以接受或傳輸整個(gè)64位組快取線(cacheline)至存儲(chǔ)器中。一雙向數(shù)據(jù)總線忙碌信號(hào)(bidirectional data bus busysignal；本說明書中將稱的為DBSY)為在數(shù)據(jù)于所述的DATA總線上傳輸?shù)娜我粫r(shí)鐘周期(除了最后一個(gè)以外)期間由正在提供數(shù)據(jù)的硬件(如微處理器或總線代理)標(biāo)示信號(hào)。所述的正在提供數(shù)據(jù)的硬件通過標(biāo)示所述的DBSY信號(hào)宣示取得所述的DATA總線的使用權(quán)。一數(shù)據(jù)就緒信號(hào)(data ready signal；本說明書中將稱的為DRDY)為在數(shù)據(jù)于所述的DATA總線上傳輸?shù)乃袝r(shí)鐘周期期間由所述的正在提供數(shù)據(jù)的硬件，亦即所述的微處理器與總線代理其中之一標(biāo)示信號(hào)。一目的端就緒信號(hào)(target ready signal；本說明書中將稱的為TRDY)當(dāng)一目的端元件(如芯篇組)請求一寫入操作后，僅由該目的端元件標(biāo)示信號(hào)。所述的TRDY信號(hào)的標(biāo)示操作表示所述的目的端代理已預(yù)備好提供所述的寫入操作所需的數(shù)據(jù)。此外，一響應(yīng)總線(response bus；本說明書中將稱的為RS)由所述的目標(biāo)代理標(biāo)示以指出已在所述的DATA總線上完成的響應(yīng)操作的類型(如無數(shù)據(jù)、一般數(shù)據(jù)、隱含的回寫)。
一些處理器在同樣的信號(hào)群組上多路傳輸?shù)刂放c數(shù)據(jù)，以此提供控制信號(hào)以表示不論是數(shù)據(jù)或地址的呈現(xiàn)。其他微處理器利用各種的地址、數(shù)據(jù)總線帶寬或控制信號(hào)的一來確定。相當(dāng)重要且值得注意的是，所有處理器基本上通過總線代理提供通信信號(hào)，以表示數(shù)據(jù)總線已準(zhǔn)備就緒，或是正處于忙碌狀態(tài)，并接收總線代理的指示，以預(yù)備接收與寫入操作相對應(yīng)的數(shù)據(jù)。
因?yàn)槁?lián)合寫入(如寫入聯(lián)合，非寄存的)的數(shù)據(jù)是典型的龐大，所以無法充分利用數(shù)據(jù)總線的帶寬是相當(dāng)不利的，不論總線是否為四倍頻的。由于數(shù)據(jù)總線在時(shí)鐘速率上典型的操作多次較在處理器核心時(shí)鐘上的操作為慢，所以用最佳效率執(zhí)行聯(lián)合寫入至存儲(chǔ)器是困難的?，F(xiàn)今微處理器之中，無法有效利用總線帶寬為一撤回標(biāo)示TRDY信號(hào)的規(guī)則的必然結(jié)果，所述的TRDY信號(hào)在此被稱為目的端就緒協(xié)定(TRP)規(guī)則。更重要地，因?yàn)楦鶕?jù)TRP規(guī)則，不能撤回標(biāo)示TRDY，直到已撤回標(biāo)示DBSY的周期之后的周期，因此在四倍頻的數(shù)據(jù)總線中的聯(lián)合寫入可只利用部分的總線帶寬。DBSY與TRDY的交互作用(或類似的信號(hào))為一實(shí)際的業(yè)界標(biāo)準(zhǔn)且適用于限制傳送數(shù)據(jù)至存儲(chǔ)器的流量。因?yàn)橐?guī)則與TRDY相關(guān)，所以不可能使得現(xiàn)今寫入數(shù)據(jù)的數(shù)據(jù)總線飽和。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一實(shí)施例，本發(fā)明提供一種在一處理器與一處理器總線代理之間執(zhí)行連續(xù)寫入操作的方法，所述的方法包含通過所述的總線代理檢測一寫入周期請求；在一先前寫入周期的數(shù)據(jù)轉(zhuǎn)換階段的第一時(shí)鐘周期或是一先前讀取周期的數(shù)據(jù)轉(zhuǎn)換階段的第二時(shí)鐘周期期間標(biāo)示一時(shí)鐘周期的目的端就緒信號(hào)以響應(yīng)所述的寫入周期；在所述的目的端就緒信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中標(biāo)示響應(yīng)信號(hào)；通過所述的處理器在所述的響應(yīng)信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中針對所述的寫入周期標(biāo)示一數(shù)據(jù)忙碌信號(hào)；以及在所述的數(shù)據(jù)忙碌信號(hào)被標(biāo)示時(shí)標(biāo)示欲于所述寫入周期中被寫入的數(shù)據(jù)。
所述的方法還可以包含通過所述的總線代理檢測針對多個(gè)連續(xù)寫入周期的每一個(gè)的請求；在一先前連續(xù)寫入周期的數(shù)據(jù)轉(zhuǎn)換階段的第一時(shí)鐘周期期間標(biāo)示一時(shí)鐘周期的目的端就緒信號(hào)以個(gè)別響應(yīng)所述的多個(gè)連續(xù)寫入周期；在所述的目的端就緒信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中標(biāo)示響應(yīng)信號(hào)以個(gè)別響應(yīng)所述的多個(gè)連續(xù)寫入周期；通過所述的處理器在所述的響應(yīng)信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中個(gè)別針對所述的多個(gè)連續(xù)寫入周期標(biāo)示一數(shù)據(jù)忙碌信號(hào)；以及通過所述的處理器在所述的當(dāng)數(shù)據(jù)忙碌信號(hào)被標(biāo)示時(shí)標(biāo)示欲于個(gè)別所述的多個(gè)連續(xù)寫入周期中被寫入的數(shù)據(jù)。
所述的方法還可以包含檢測至少一地址選通信號(hào)以及閂鎖一用以指出數(shù)據(jù)存儲(chǔ)位置的地址。
所述的方法還可以包含同時(shí)標(biāo)示所述的目的端就緒信號(hào)與數(shù)據(jù)忙碌信號(hào)。
所述的方法還可以包含在針對所述的寫入周期的所述的數(shù)據(jù)忙碌信號(hào)被標(biāo)示之后，通過處理器進(jìn)行該數(shù)據(jù)忙碌信號(hào)的撤回標(biāo)示(deassertion)工作。
所述的方法還可以包含標(biāo)示響應(yīng)信號(hào)以指出針對所述的寫入周期的響應(yīng)操作的類型。
所述的方法還可以包含在處理器總線的一數(shù)據(jù)區(qū)域上標(biāo)示數(shù)據(jù)。
所述的方法還可以包含在標(biāo)示所述的寫入周期所欲寫入的數(shù)據(jù)的同時(shí)標(biāo)示一數(shù)據(jù)預(yù)備信號(hào)。
根據(jù)本發(fā)明的一實(shí)施例所提供的處理器包含一控制總線接口、一數(shù)據(jù)總線接口與一地址總線接口?？刂瓶偩€接口用以標(biāo)示一寫入周期的一需求、檢測寫入周期的一目的端就緒信號(hào)的標(biāo)示、在目的端就緒信號(hào)的標(biāo)示之后的一時(shí)鐘周期，檢測響應(yīng)信號(hào)的標(biāo)示，以及在響應(yīng)信號(hào)的標(biāo)示之后的一時(shí)鐘周期，標(biāo)示一數(shù)據(jù)忙碌信號(hào)。當(dāng)已標(biāo)示數(shù)據(jù)忙碌信號(hào)時(shí)，數(shù)據(jù)總線接口提供寫入的數(shù)據(jù)。當(dāng)已標(biāo)示寫入周期的需求時(shí)，地址總線接口提供一地址。
控制總線接口還可以包含一地址選通接口，地址選通接口用以提供寫入周期的需求。控制總線接口可包含一數(shù)據(jù)忙碌接口，在寫入周期期間，數(shù)據(jù)忙碌接口用以推斷數(shù)據(jù)忙碌信號(hào)的撤回標(biāo)示。
控制總線接口還可以包含一目的端就緒接口，在先前寫入周期的數(shù)據(jù)轉(zhuǎn)換階段的第一時(shí)鐘周期期間，或在先前讀取周期的數(shù)據(jù)轉(zhuǎn)換階段的第二時(shí)鐘周期期間，所述的目的端就緒接口用以檢測寫入周期的目的端就緒信號(hào)。
控制總線接口還可以包含一響應(yīng)接口，在目的端就緒信號(hào)的標(biāo)示之后，所述的響應(yīng)接口用以檢測響應(yīng)信號(hào)的標(biāo)示。
控制總線接口還可以包含一數(shù)據(jù)預(yù)備接口，所述的數(shù)據(jù)預(yù)備接口用以標(biāo)示數(shù)據(jù)預(yù)備信號(hào)以表示已標(biāo)示寫入周期的數(shù)據(jù)。
根據(jù)本發(fā)明的一實(shí)施例提供的處理器總線系統(tǒng)包含一處理器總線、一處理器與一總線代理。處理器總線包含一地址部、一數(shù)據(jù)部與一控制部。處理器包含一數(shù)據(jù)總線接口，一控制總線接口與一地址接口。處理器的控制總線接口用以標(biāo)示一地址選通以開始在處理器總線上的一寫入周期、檢測在處理器總線上的一目的端就緒信號(hào)、檢測在處理器總線上的響應(yīng)信號(hào)的標(biāo)示，以表示寫入周期，以及在響應(yīng)信號(hào)的標(biāo)示之后的一時(shí)鐘周期，標(biāo)示在處理器總線上的一數(shù)據(jù)忙碌信號(hào)。當(dāng)已標(biāo)示地址選通時(shí)，處理器的地址總線接口根據(jù)處理器總線上的寫入周期標(biāo)示一地址。當(dāng)已標(biāo)示數(shù)據(jù)忙碌信號(hào)時(shí)，數(shù)據(jù)忙碌接口標(biāo)示處理器總線上的數(shù)據(jù)。
處理器總線系統(tǒng)中的總線代理包含一控制總線接口、一地址總線接口與一數(shù)據(jù)總線接口?？偩€代理中的控制總線接口用以檢測地址選通、在先前寫入周期中的數(shù)據(jù)轉(zhuǎn)換階段的第一時(shí)鐘周期里的一時(shí)鐘周期期間，或在處理器總線上的先前讀取周期中的數(shù)據(jù)轉(zhuǎn)換階段的第二時(shí)鐘周期期間，標(biāo)示寫入周期的目的端就緒信號(hào)，以及在已標(biāo)示所述的目的端就緒信號(hào)之后的一時(shí)鐘周期中標(biāo)示響應(yīng)信號(hào)?？偩€代理的地址總線接口根據(jù)處理器總線上的寫入周期閂鎖地址?？偩€代理的數(shù)據(jù)總線接口接收寫入周期的數(shù)據(jù)。
總線代理的控制總線接口還可以包含一地址選通接口、一數(shù)據(jù)忙碌接口、一目的端就緒接口與(或)一數(shù)據(jù)預(yù)備接口。在連續(xù)寫入周期期間，數(shù)據(jù)忙碌接口推斷數(shù)據(jù)忙碌信號(hào)的標(biāo)示。處理器的控制總線接口可包含一數(shù)據(jù)預(yù)備接口，數(shù)據(jù)預(yù)備接口用以標(biāo)示處理器總線上的一數(shù)據(jù)預(yù)備信號(hào)，數(shù)據(jù)預(yù)備信號(hào)與在寫入周期中，處理器總線上所標(biāo)示的數(shù)據(jù)同時(shí)發(fā)生。


下列的描述與附圖將使本發(fā)明的優(yōu)勢、特點(diǎn)與優(yōu)點(diǎn)更容易了解圖1為一傳統(tǒng)微處理器接口系統(tǒng)的一簡化方塊圖；圖2為通過信號(hào)互動(dòng)關(guān)系所描述的一時(shí)間曲線圖，信號(hào)互動(dòng)關(guān)系的描述關(guān)于圖1的傳統(tǒng)微處理器接口系統(tǒng)，圖1的傳統(tǒng)微處理器接口系統(tǒng)用以表示三個(gè)寫入操作W1、W2與W3之后執(zhí)行一讀取操作R1；圖3為一示范微處理器接口系統(tǒng)的一簡化方塊圖，微處理器接口系統(tǒng)根據(jù)本發(fā)明的一實(shí)施例以執(zhí)行；以及圖4為通過信號(hào)互動(dòng)關(guān)系所描述的一時(shí)間曲線圖，信號(hào)互動(dòng)關(guān)系的描述為關(guān)于圖3的微處理器接口系統(tǒng)，圖3的微處理器接口系統(tǒng)用以表示根據(jù)本發(fā)明的一示范實(shí)施例的三個(gè)寫入操作W1-W3之后執(zhí)行一讀取操作R1。
主要元件符號(hào)說明100傳統(tǒng)微處理器接口系統(tǒng)101微處理器103總線代理105處理器總線300微處理器接口系統(tǒng)301微處理器303總線代理310地址總線接口311數(shù)據(jù)總線接口312控制接口313ADS接口314DBSY接口315TRDY接口316DRDY接口317RS接口320地址總線接口321數(shù)據(jù)總線接口322控制接口323ADS面324DBSY接口325TRDY接口326DRDY接口327RS接口
具體實(shí)施例方式
以下關(guān)于本發(fā)明的敘述用以令本領(lǐng)域的技術(shù)人員可據(jù)以制造并使用本發(fā)明。應(yīng)注意者為，以下所詳述的實(shí)施方法僅為本發(fā)明的較佳實(shí)施例，而本發(fā)明本身則可有其他的實(shí)施方法，熟知此領(lǐng)域者亦可了解本發(fā)明其他的修正與改進(jìn)。因此，以下所詳述的實(shí)施方法以及圖中所示不應(yīng)用以限制本發(fā)明的范圍，其僅為本發(fā)明的部分實(shí)施例而非用以限制本發(fā)明的精神與范圍。
本發(fā)明的發(fā)明人基于了解不論具有四倍頻的功能與否，未能充分利用微處理器的處理器總線帶寬為現(xiàn)有技術(shù)上的缺陷，因而公開本發(fā)明。本發(fā)明的發(fā)明人并了解由于(since)現(xiàn)有技術(shù)中處理器總線的執(zhí)行時(shí)鐘速率遠(yuǎn)較處理器核心者為慢，因此，能夠以最佳效率結(jié)合兩者以聯(lián)合寫入數(shù)據(jù)至存儲(chǔ)器，為突破現(xiàn)有效能瓶頸的一關(guān)鍵技術(shù)。本發(fā)明的發(fā)明人認(rèn)為無法有效利用帶寬是由于針對撤回標(biāo)示TRDY信號(hào)的TRP規(guī)則(TRP rules)所造成，并因此使得總線的數(shù)據(jù)區(qū)域難以完全被填充以欲寫入數(shù)據(jù)。因此，本發(fā)明的發(fā)明人公開一機(jī)制(mechanism)以便于在聯(lián)合寫入期間令四倍頻微處理器帶寬得以被完全利用；所述的機(jī)制包含一目的端就緒協(xié)定裝置與一方法以賦予微處理器或類似裝置執(zhí)行連續(xù)寫入存儲(chǔ)器的功能。本發(fā)明所公開的技術(shù)將通過以下圖1至圖4加以說明。
參閱圖1所示，其為一傳統(tǒng)微處理器接口系統(tǒng)100的簡化方塊圖。所述的微處理器接口系統(tǒng)100包含一微處理器101，以及與一處理器總線105耦合的一總線代理103。所述的總線代理103僅為一圖示，其可代表任何了解此領(lǐng)域技藝者所熟知的總線代理如存儲(chǔ)器調(diào)節(jié)器(memory controller)、主機(jī)/PCI(Peripheral Component Interconnect；周邊設(shè)備相互聯(lián)系)橋等。所述的處理器總線105包含執(zhí)行數(shù)據(jù)操作(data transaction)信號(hào)，所述的處理器總線105包含一雙向地址總線ADDR、一雙向數(shù)據(jù)總線DATA與復(fù)合控制信號(hào)。雖然地址與數(shù)據(jù)總線可視其外部配置與內(nèi)部結(jié)構(gòu)的不同而具有任意適合的信號(hào)量已為公知的技術(shù)，然如圖所示，在本實(shí)施例中所述的ADDR總線具有36個(gè)信號(hào)并以ADDR[35:0]表示，且所述的DATA總線具有64個(gè)信號(hào)并以DATA[63:0]表示。所述的控制信號(hào)包含一總線時(shí)鐘信號(hào)BCLK、一雙向地址選通信號(hào)ADS(用以指出在所述的ADDR總線上的地址的有效性)、一雙向數(shù)據(jù)總線忙碌信號(hào)DBSY(由在所述的DATA總線上提供數(shù)據(jù)的硬件標(biāo)示)、一數(shù)據(jù)預(yù)備信號(hào)DRDY(由任一個(gè)提供數(shù)據(jù)的元件于數(shù)據(jù)在所述的DATA總線上傳輸?shù)乃袝r(shí)鐘周期期間標(biāo)示)、一目的端就緒信號(hào)TRDY(僅由請求寫入操作的目的端元件標(biāo)示)，以及一響應(yīng)總線RS；其中，所述的響應(yīng)總線RS用以提供在所述的DATA總線上所完成的響應(yīng)操作的類型。如圖所示，本實(shí)施例中，所述的RS總線具有3個(gè)信號(hào)并以RS[2:0]表示，并據(jù)以指出最多8種不同的操作類型。
參閱圖2所示，其為一時(shí)間曲線圖以說明當(dāng)所述的微處理器介面系統(tǒng)100依序執(zhí)行一個(gè)讀取操作R1以及三個(gè)寫入操作W1、W2與W3時(shí)，所述的各信號(hào)的互動(dòng)關(guān)系。信號(hào)圖中所示為所述的BCLK信號(hào)、ADS信號(hào)、TRDY信號(hào)、DBSY信號(hào)與DRDY信號(hào)，以及所述的RS與DATA信號(hào)對時(shí)間的變化。為清楚表達(dá)，所述的ADDR總線并未被示出，且應(yīng)注意者為，針對個(gè)別操作R1與W1至W3，地址(亦即請求A與請求B的信息包)在所對應(yīng)的所述地址選通ADS信號(hào)被標(biāo)示期間會(huì)被提供至所述的ADDR總線中。所述的微處理器101可提供地址且所述的總線代理103可在檢測到所述的ADS信號(hào)后立即閂鎖該地址。如圖所示，為清楚表達(dá)，所述的控制信號(hào)被標(biāo)示為一邏輯低電平(a logic low level)，然而如本領(lǐng)域的技術(shù)人員所可了解，其亦可被標(biāo)示為一邏輯高電平(a logic high level)。當(dāng)被使用于x86相容的微處理器中時(shí)，所述的各操作以及相關(guān)信號(hào)的操作信號(hào)在許多文獻(xiàn)中皆有描述，其中包含Tom Shanley所著的”Pentium Pro andPentium II System Architecture 2nd Edition”，以及美國專利應(yīng)用刊物2001/0037421A1，該刊物并于2001年11月1日以“Enhanced Highly PipelinedBus Architecture”為名出版。所述的文獻(xiàn)在此僅舉例做為參考之用。
BCLK時(shí)鐘周期信號(hào)的周期顯示于，與周期數(shù)量相關(guān)的時(shí)間曲線圖頂點(diǎn)與信號(hào)狀態(tài)轉(zhuǎn)換時(shí)期的交會(huì)處，所述的信號(hào)有關(guān)于與周期數(shù)量相對應(yīng)的描述。在周期1、3、5與7期間，ADS通過微處理器101標(biāo)示(與需求A/B數(shù)據(jù)包在一起，此一需求A/B數(shù)據(jù)包由ADDR總線所提供)，以要求在三個(gè)寫入操作W1-W3之后的一讀取操作R1。簡單地說，時(shí)間延遲即是駁回，而緊接在圖示信號(hào)轉(zhuǎn)換之后的周期期間，實(shí)際信號(hào)轉(zhuǎn)換的發(fā)生是可推斷的。例如，ADS信號(hào)的下降邊緣開始W1寫入操作，W1寫入操作發(fā)生于BLCK信號(hào)的上升邊緣，BLCK信號(hào)于時(shí)鐘周期2與3之間，時(shí)鐘周期2與3實(shí)際發(fā)生在相對較短的時(shí)間延遲之后的時(shí)鐘周期3期間。如同W1-W3般的許多寫入操作典型地執(zhí)行寫入至存儲(chǔ)器，寫入結(jié)合緩沖存儲(chǔ)器與類似裝置。在周期6期間，總線代理103標(biāo)示DBSY，因此獲得處理器總線105的所有權(quán)。再者，在周期6-7期間，總線代理標(biāo)示DRDY與轉(zhuǎn)換所述的讀取數(shù)據(jù)至DATA總線上的微處理器101。在周期6期間，操作的類型通過RS總線提供。在周期7期間，總線代理103標(biāo)示DBSY，DBSY用以允許其他的總線代理或儀器取得處理器總線105的所有權(quán)。在周期6期間，總線代理103標(biāo)示TRDY信號(hào)，周期6用以表示其預(yù)備接受寫入數(shù)據(jù)，寫入數(shù)據(jù)用以聯(lián)合寫入周期W1，W1通過微處理器101表示。在周期8期間，總線代理103撤回標(biāo)示DRDY，以此表示讀取操作R1的結(jié)束。
TRP規(guī)則包含一基本規(guī)則，即為不能撤回標(biāo)示TRDY，直到總線代理103確認(rèn)已撤回標(biāo)示DBSY的周期之后的周期。在寫入操作的例子中，由于總線代理103本身即是撤回標(biāo)示DBSY的硬件，在之后的周期中，其亦可撤回標(biāo)示TRDY。但是如果微處理器101(或另一個(gè)總線代理)正在控制DBSY的狀態(tài)(如同一寫入操作的例子)，隨即總線代理103必須擁有TRDY，TRDY標(biāo)示自撤回標(biāo)示DBSY的取樣周期期間，亦在通過微處理器101撤回標(biāo)示DBSY之后的周期中。因此，在周期6期間，總線代理103標(biāo)示TRDY以表示其已為寫入操作W1做好準(zhǔn)備，以及因?yàn)榭偩€代理103在周期7期間撤回標(biāo)示DBSY，其亦可在周期8期間撤回標(biāo)示TRDY。但在周期9與10期間，微處理器101掌管DBSY與TRDY以完成寫入操作W1。而由于在周期10中，微處理器101撤回標(biāo)示DBSY，總線代理103必須等待至周期11，取樣已撤回標(biāo)示的DBSY，并且自此不能撤回標(biāo)示TRDY直到周期12。因?yàn)榇艘幌拗?，沒有辦法充分利用處理器總線105的帶寬。先前的撤回標(biāo)示必須取樣目前的DBSY以撤回標(biāo)示TRDY。
由于數(shù)據(jù)總線在時(shí)鐘速率上典型地操作多次較在微處理器核心時(shí)鐘上的操作為慢，以最佳效能執(zhí)行聯(lián)合寫入至存儲(chǔ)器是困難的。因?yàn)閿?shù)據(jù)結(jié)合聯(lián)合寫入(例如寫入聯(lián)合，非寄存)是典型的龐大，所以無法充分利用一數(shù)據(jù)總線的帶寬是不利的，不論此總線是否為四倍頻的。目前微處理器沒有效率的利用總線帶寬，所述規(guī)則的必然結(jié)果，此一規(guī)則根據(jù)所述的TRP規(guī)則以撤回標(biāo)示TRDY，導(dǎo)致只能利用部分的總線帶寬。DBSY與TRDY的交互作用(或類似信號(hào))一實(shí)際的業(yè)界標(biāo)準(zhǔn)且適用于限制傳數(shù)據(jù)至存儲(chǔ)器的流量，導(dǎo)致要使伴隨寫入數(shù)據(jù)的現(xiàn)今數(shù)據(jù)總線飽和是不可能的。
根據(jù)本發(fā)明的一系統(tǒng)與一方法，用以提供一改良的目的端就緒協(xié)定，此一目的端就緒協(xié)定用以允許接連地寫入存儲(chǔ)器。在發(fā)明內(nèi)容中，根據(jù)本發(fā)明的一實(shí)施例減低DBSY與TRDY之間的關(guān)系。在一實(shí)施例中，TRDY為一個(gè)周期的脈沖，用以表示寫入數(shù)據(jù)已準(zhǔn)備就緒，以及如同先前數(shù)據(jù)轉(zhuǎn)換的數(shù)據(jù)階段的第一時(shí)鐘般的初期，即可標(biāo)示TRDY。DATA的驅(qū)動(dòng)仍然依靠DBSY的離棄，但是撤回標(biāo)示為取樣或推斷其中之一。在撤回標(biāo)示信號(hào)的同一周期期間，為了一讀取操作，提供讀取數(shù)據(jù)的總線代理可推斷DBSY的撤回標(biāo)示。因此，總線代理不用等待，直到取樣已撤回標(biāo)示信號(hào)之后的周期。再者，在TRDY標(biāo)示之后的一周期，提供RS以允許接受TRDY之后續(xù)周期，而在先前數(shù)據(jù)階段的最后轉(zhuǎn)換的前并不提供。根據(jù)本發(fā)明的一實(shí)施例所實(shí)施的微處理器接口系統(tǒng)，微處理器接口系統(tǒng)提供的裝置及方法用以決定與執(zhí)行TRDY與DBSY的標(biāo)示與撤回標(biāo)示，因此，允許寫入產(chǎn)生處理器總線的緊接狀況。
圖3為一簡化方塊圖，一示范的微處理器接口系統(tǒng)根據(jù)本發(fā)明的一實(shí)施例執(zhí)行。處理器總線105包含同樣的總線信號(hào)，除了顯示在根據(jù)地址的不同層級以外，所述的地址為數(shù)據(jù)與控制部分?？偩€信號(hào)本質(zhì)上以類似的方法運(yùn)作，除了相對于DBSY的TRDY的運(yùn)作，并將于下列敘述中詳細(xì)描述。微處理器101以微處理器301替代，所述的微處理器301包含一地址總線接口310、一數(shù)據(jù)總線接口311與一控制接口312?？刂平涌?12還包含一ADS接口313用以作為ADS信號(hào)的接口、一DBSY接口314用以作為DBSY信號(hào)的接口、一TRDY接口315用以作為TRDY信號(hào)的接口、一DRDY接口316用以作為DRDY信號(hào)的接口以及一RS接口317用以作為RS信號(hào)的接口。接口310-312與微處理器301相結(jié)合，以及接口313-317與控制接口312相結(jié)合以共同地使連續(xù)寫入成為可能的，此一連續(xù)寫入在四倍頻的總線內(nèi)部結(jié)構(gòu)的處理器總線上執(zhí)行。在此需注意微處理器101包含類似接口但其根據(jù)傳統(tǒng)TRP規(guī)則執(zhí)行，因此無法執(zhí)行連續(xù)寫入?？偩€代理103由總線代理303取代，此一總線代理303包含一地址總線接口320、一數(shù)據(jù)總線接口321以及一控制接口322。此一控制接口322還包含一ADS面323用以作為ADS信號(hào)的接口、一DBSY接口324用以作為DBSY信號(hào)的接口、一TRDY接口325用以作為TRDY的接口、一DRDY接口326用以作為DRDY信號(hào)的接口以及RS接口327用以作為RS信號(hào)的接口。接口320-322與總線代理303相連接，以及接口323-327與控制接口322相連接，以共同地使連續(xù)寫入為可能的，此一連續(xù)寫入在四倍頻總線內(nèi)部結(jié)構(gòu)中處理器總線105上執(zhí)行。在此需注意的，總線代理103可包含類似的總線，但其根據(jù)傳統(tǒng)的TRP規(guī)則執(zhí)行，因此無法執(zhí)行連續(xù)寫入。
在本實(shí)施例針就微處理器301的描述中，接口313標(biāo)示ADS信號(hào)以開始在處理器總線105上的一寫入周期，以及ADDR接口同時(shí)地標(biāo)示在ADDR總線上的一對應(yīng)的地址。TRDY接口315監(jiān)控TRDY信號(hào)以響應(yīng)寫入周期的需求。在標(biāo)示TRDY信號(hào)以表示寫入周期的時(shí)鐘周期之后的時(shí)鐘周期期間，RS接口327標(biāo)示在RS總線上的信號(hào)。在標(biāo)示RS的時(shí)鐘周期之后的時(shí)鐘周期期間，DRDY接口316標(biāo)示DRDY信號(hào)。在標(biāo)示RS總線信號(hào)的時(shí)鐘周期之后的時(shí)鐘周期的一時(shí)鐘周期期間，DBSY接口標(biāo)示DBSY信號(hào)。在標(biāo)示RS總線信號(hào)的時(shí)鐘周期之后的時(shí)鐘周期的一時(shí)鐘周期期間，DBSY接口314標(biāo)示DBSY信號(hào)。在數(shù)據(jù)總線上的寫入周期期間，數(shù)據(jù)總線接口311隨著DRDY信號(hào)的標(biāo)示而同時(shí)標(biāo)示。在連續(xù)寫入周期期間，由于微處理器301的DBSY接口314為標(biāo)示DBSY信號(hào)的硬件，微處理器301的控制接口312推斷DBSY信號(hào)的標(biāo)示。在DBSY信號(hào)標(biāo)示之后之后續(xù)時(shí)鐘周期中，所述方法的微處理器301可標(biāo)示DATA總線上的數(shù)據(jù)，所述的DBSY信號(hào)不必對已在DATA總線上撤回標(biāo)示的DBSY信號(hào)取樣。
根據(jù)本實(shí)施例，由于總線代理301，ADS接口323通過ADS信號(hào)檢測寫入周期的需求。在一先前數(shù)據(jù)轉(zhuǎn)換周期的一數(shù)據(jù)階段期間，數(shù)據(jù)忙碌接口324檢測DBSY信號(hào)的標(biāo)示。在一先前寫入周期的一數(shù)據(jù)階段的一第一時(shí)鐘周期期間，或在一先前讀取周期的一第二時(shí)鐘周期期間的一時(shí)鐘周期中，TRDY接口325標(biāo)示TRDY信號(hào)以響應(yīng)寫入周期的需求。在讀取與寫入周期之間，讀取周期的額外時(shí)鐘延遲允許在處理器總線105上的迂回(switch-back)。由于TRDY信號(hào)可如同先前數(shù)據(jù)轉(zhuǎn)換的數(shù)據(jù)階段的第一周期般的初期標(biāo)示，如果先前的數(shù)據(jù)轉(zhuǎn)換是一讀取周期，TRDY可隨著所有的連續(xù)寫入周期中的DBSY信號(hào)同時(shí)標(biāo)示，除了在第一寫入周期以外。如果先前的數(shù)據(jù)轉(zhuǎn)換是一讀取周期，于是在先前讀取周期的數(shù)據(jù)階段的第二周期期間標(biāo)示TRDY信號(hào)。RS接口317檢測RS總線上信號(hào)的標(biāo)示，以表示寫入周期的數(shù)據(jù)轉(zhuǎn)換階段。DRDY接口326檢測DRDY信號(hào)的標(biāo)示，以表示數(shù)據(jù)在DATA總線上是有效的。DATA總線接口321擷取數(shù)據(jù)，以此響應(yīng)已標(biāo)示的DRDY信號(hào)。
根據(jù)本發(fā)明的一示范實(shí)施例，圖4為一時(shí)間曲線圖，用以表示信號(hào)的互動(dòng)關(guān)系，此一信號(hào)通過微處理器接口系統(tǒng)300所敘述，微處理器接口系統(tǒng)300用以執(zhí)行三個(gè)寫入操作W1-W3之后的一讀取操作R1。如圖4所示，與RS以及DATA總線在一起的BCLK、ADS、TRDY、DBSY與DRDY信號(hào)與時(shí)間相對繪制而成。再者，為了更清楚的表達(dá)，ADDR并未被標(biāo)示，而重要的是，在地址選通ADS的標(biāo)示期間，為了R1與W1-W3的個(gè)別操作，地址(如需求A與需求B的信息包)由ADDR總線所提供。微處理器301提供地址，以及總線代理303根據(jù)ADS信號(hào)的檢測以閂鎖地址。亦為了更清楚的表達(dá)，控制信號(hào)用以標(biāo)示如同低電平邏輯般的標(biāo)示，盡管在此一領(lǐng)域的熟知技藝者了解所述的標(biāo)示還不如通過一高電平電腦邏輯所表示。
此外，總線時(shí)鐘BCLK的周期用以表示時(shí)間曲線圖頂點(diǎn)的交會(huì)。如同操作所描述的傳統(tǒng)微處理器接口系統(tǒng)100，像在圖2的周期1、3、5與7期間的時(shí)間曲線途中所展示一般(與ADDR總線上提供的需求A/B數(shù)據(jù)包在一起)，通過ADS接口313標(biāo)示ADS信號(hào)，以在同一方法中要求三個(gè)寫入操作W1-W3之后的一讀取操作R1。在周期6期間，總線代理103的DBSY接口324標(biāo)示DBSY，因此在讀取周期R時(shí)獲取處理器總線105的所有權(quán)。此外，在周期6-7期間，總線代理303的DRDY接口326標(biāo)示DRDY，以及DATA總線接口321轉(zhuǎn)換讀取數(shù)據(jù)至DATA總線上的微處理器301。同樣地在周期6期間，通過RS接口327提供RS總線上的操作類型。
如同以上所述，TRDY信號(hào)為一周期脈沖，周期脈沖用以表示寫入數(shù)據(jù)已準(zhǔn)備就緒，以及在本實(shí)施例中與先前數(shù)據(jù)轉(zhuǎn)換的數(shù)據(jù)階段中的第一時(shí)鐘，或是在一先前讀取周期中的數(shù)據(jù)階段的第二時(shí)鐘般初期的標(biāo)示。表示準(zhǔn)備就緒用以接受寫入數(shù)據(jù)，寫入數(shù)據(jù)與W1相關(guān)連，在周期7期間，總線代理303的TRDY接口325標(biāo)示TRDY，由于在周期7期間，此一硬件撤回標(biāo)示DBSY，并在同一周期期間，推斷DBSY的撤回標(biāo)示。因?yàn)門RDY的標(biāo)示依據(jù)本發(fā)明的一實(shí)施例的一周期，所以在周期8期間撤回標(biāo)示TRDY。亦在周期8期間，撤回標(biāo)示DRDY，以此表示全部的讀取操作R1。
與傳統(tǒng)的TRP規(guī)則對照之下，在標(biāo)示本發(fā)明的一實(shí)施例的規(guī)則之后之后續(xù)時(shí)鐘周期中，此一規(guī)則立即允許TRDY的標(biāo)示。因此，在TRDY的撤回標(biāo)示之后的時(shí)鐘周期中，允許開始接續(xù)的寫入操作，以及支持新的特征，在撤回標(biāo)示TRDY的同一周期期間，即是TRDY標(biāo)示之后的一周期，RS總線提供操作類型。因此，總線代理303的TRDY接口325標(biāo)示TRDY以表示在周期7中W1已準(zhǔn)備就緒。以及由于TRDY的標(biāo)示為一周期，所以RS總線上W1的響應(yīng)自周期8開始，以及在DATA總線接口311與321之間的周期9與10期間，轉(zhuǎn)換W1的數(shù)據(jù)。更進(jìn)一步地，注意當(dāng)在周期10通過DBSY接口314撤回標(biāo)示DBSY時(shí)，同時(shí)也撤回標(biāo)示TRDY。自從在周期9與10中微處理器301的DBSY接口314控制DBSY信號(hào)，周期10中的DBSY信號(hào)的撤回標(biāo)示通過控制接口312所推斷。因此，控制接口312的DBSY接口314不必對已撤回標(biāo)示的DBSY信號(hào)作取樣，以致于數(shù)據(jù)接口311可開始標(biāo)示后續(xù)時(shí)鐘周期11中W2的數(shù)據(jù)。在周期11-12期間，W2的數(shù)據(jù)開始轉(zhuǎn)換，并隨著在周期10期間所提供的W2的響應(yīng)數(shù)據(jù)，周期10為W2的TRDY標(biāo)示之后的一周期。同樣地，在周期12期間，DBSY與TRDY的撤回標(biāo)示在周期13與14期間(未展示)，允許W3數(shù)據(jù)的轉(zhuǎn)換。再者，微處理器301推斷在周期12中DBSY信號(hào)的撤回標(biāo)示，以此以在后續(xù)周期13中能夠提早數(shù)據(jù)的轉(zhuǎn)換。
根據(jù)本發(fā)明的一實(shí)施例，三個(gè)連接的寫入W1-W3在周期9-14期間所執(zhí)行，因此可使處理器總線105充分地飽和。降低TRDY與DBSY之間的關(guān)系，因此允許通過寫入數(shù)據(jù)使處理器總線105充分地飽和，處理器總線105比傳統(tǒng)微處理器接口系統(tǒng)100改善33％，此一微處理器接口系統(tǒng)根據(jù)傳統(tǒng)TRP規(guī)則所操作。
雖然本發(fā)明由考慮周詳?shù)募?xì)節(jié)所描述，此一細(xì)節(jié)涉及明確的、更好的說法，其他的說法及變化仍是可能的與預(yù)期的。例如，本發(fā)明亦預(yù)期其他機(jī)制可使總線上的寫入操作達(dá)到最高速率。一個(gè)如此的機(jī)制利用兩個(gè)TRDY信號(hào)。隨著兩個(gè)TRDY信號(hào)，已標(biāo)示的兩個(gè)TRDY信號(hào)的一用以指示目標(biāo)準(zhǔn)備就緒。如此可避免單一TRDY信號(hào)的撤回標(biāo)示所導(dǎo)致的延遲。最后，本領(lǐng)域的技術(shù)人員可判別，他們可立即使用此一以公開的觀念以及具體的實(shí)施例，此具體的實(shí)施例建構(gòu)于設(shè)計(jì)或修改其他結(jié)構(gòu)的基礎(chǔ)上，以完成與本發(fā)明相同的目的，且并不違背由附屬的權(quán)利申請所定義的發(fā)明精神與范圍。
權(quán)利要求
1.一種在處理器與處理器總線代理之間執(zhí)行連續(xù)寫入操作的方法，該方法包含通過該總線代理檢測一寫入周期請求；在一先前寫入周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第一時(shí)鐘周期或是一先前讀取周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第二時(shí)鐘周期期間，通過該總線代理標(biāo)示一時(shí)鐘周期的一目的端就緒信號(hào)以響應(yīng)該寫入周期；在該目的端就緒信號(hào)被標(biāo)示的該時(shí)鐘周期的一個(gè)后續(xù)時(shí)鐘周期中，通過該總線代理標(biāo)示多個(gè)響應(yīng)信號(hào)；在該響應(yīng)信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中，通過該處理器針對該寫入周期標(biāo)示一數(shù)據(jù)忙碌信號(hào)；以及當(dāng)該數(shù)據(jù)忙碌信號(hào)被標(biāo)示時(shí)，通過該處理器標(biāo)示欲予該寫入周期的數(shù)據(jù)。
2.如權(quán)利要求1的執(zhí)行連續(xù)寫入操作的方法，還包含通過該總線代理檢測針對多個(gè)連續(xù)寫入周期中的每一個(gè)連續(xù)寫入周期的請求；在一先前連續(xù)寫入周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第一時(shí)鐘周期期間，通過該總線代理標(biāo)示一時(shí)鐘周期的該目的端就緒信號(hào)以響應(yīng)該每一個(gè)連續(xù)寫入周期；在該目的端就緒信號(hào)被標(biāo)示的該時(shí)鐘周期的一后續(xù)時(shí)鐘周期中，通過該總線代理標(biāo)示多個(gè)響應(yīng)信號(hào)予該每一個(gè)連續(xù)寫入周期；在該響應(yīng)信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中，通過該處理器針對該每一個(gè)連續(xù)寫入周期標(biāo)示該數(shù)據(jù)忙碌信號(hào)；以及當(dāng)該數(shù)據(jù)忙碌信號(hào)被標(biāo)示時(shí)，通過該處理器標(biāo)示欲予該每一個(gè)連續(xù)寫入周期的數(shù)據(jù)。
3.如權(quán)利要求1的執(zhí)行連續(xù)寫入操作的方法，其中所述的檢測一寫入周期請求的操作還包含閂鎖一用以指出一數(shù)據(jù)存儲(chǔ)位置的地址。
4.如權(quán)利要求1的執(zhí)行連續(xù)寫入操作的方法，其中所述的在一先前寫入周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第一時(shí)鐘周期期間標(biāo)示針對該寫入周期的該目的端就緒信號(hào)的操作還包含同時(shí)標(biāo)示該目的端就緒信號(hào)與該數(shù)據(jù)忙碌信號(hào)。
5.如權(quán)利要求1的執(zhí)行連續(xù)寫入操作的方法，還包含在針對該寫入周期的該數(shù)據(jù)忙碌信號(hào)被標(biāo)示之后，通過該處理器進(jìn)行該數(shù)據(jù)忙碌信號(hào)的撤回標(biāo)示操作。
6.如權(quán)利要求1的執(zhí)行連續(xù)寫入操作的方法，其中所述的標(biāo)示該響應(yīng)信號(hào)的操作還包含標(biāo)示該響應(yīng)信號(hào)以指出針對該寫入周期的響應(yīng)操作的類型。
7.如權(quán)利要求1所述的執(zhí)行連續(xù)寫入操作的方法，其中所述的標(biāo)示欲予該寫入周期的該數(shù)據(jù)的操作還包含在該處理器總線的一數(shù)據(jù)區(qū)域上標(biāo)示數(shù)據(jù)。
8.如權(quán)利要求7的執(zhí)行連續(xù)寫入操作的方法，還包含在標(biāo)示欲予該寫入周期的該數(shù)據(jù)的同時(shí)針對該寫入周期標(biāo)示一數(shù)據(jù)就緒信號(hào)。
9.一種處理器，包含一控制總線接口，用以標(biāo)示一寫入周期的一需求、檢測該寫入周期的一目的端就緒信號(hào)的標(biāo)示、在該目的端就緒信號(hào)的標(biāo)示之后的一時(shí)鐘周期，檢測響應(yīng)信號(hào)的標(biāo)示與在該響應(yīng)信號(hào)的標(biāo)示之后的一時(shí)鐘周期，標(biāo)示一數(shù)據(jù)忙碌信號(hào)；一數(shù)據(jù)總線接口，用以連接該控制總線接口，以及當(dāng)已標(biāo)示該數(shù)據(jù)忙碌信號(hào)時(shí)，提供該寫入周期的數(shù)據(jù)；以及一地址總線接口，用以當(dāng)已標(biāo)示該寫入周期的該需求時(shí)，提供一地址。
10.如權(quán)利要求9的處理器，其中所述的控制總線接口還包含一地址選通接口，用以提供一寫入周期的該需求。
11.如權(quán)利要求9的處理器，其中所述的控制總線接口還包含一數(shù)據(jù)忙碌接口，用以在該寫入周期期間推斷該數(shù)據(jù)忙碌信號(hào)的撤回標(biāo)示。
12.如權(quán)利要求9的處理器，其中所述的控制總線接口還包含一目的端就緒接口，用以在該先前寫入周期的該數(shù)據(jù)轉(zhuǎn)換階段的該第一時(shí)鐘周期期間，或在該先前讀取周期的該數(shù)據(jù)轉(zhuǎn)換階段的該第二時(shí)鐘周期期間，檢測該寫入周期的該目的端就緒信號(hào)。
13.如權(quán)利要求9的處理器，其中所述的控制總線接口還包含一響應(yīng)接口，用以在該目的端就緒信號(hào)的標(biāo)示之后，檢測該響應(yīng)信號(hào)的標(biāo)示。
14.如權(quán)利要求9的處理器，其中所述的控制總線接口還包含一數(shù)據(jù)預(yù)備接口，用以標(biāo)示數(shù)據(jù)預(yù)備信號(hào)以表示已標(biāo)示該寫入周期的該數(shù)據(jù)。
15.一種處理器總線系統(tǒng)，包含一處理器總線，其具有一地址部、一數(shù)據(jù)部與一控制部；一處理器，用以連接該處理器總線，該處理器具有一控制總線接口，用以標(biāo)示一地址選通，以開始在該處理器總線上的一寫入周期、檢測該處理器總線上的響應(yīng)信號(hào)的標(biāo)示以指示該寫入周期以及在該響應(yīng)信號(hào)的標(biāo)示之后一時(shí)鐘周期，標(biāo)示在該處理器總線上的一數(shù)據(jù)忙碌信號(hào)；一地址總線代理，用以當(dāng)已標(biāo)示該地址選通時(shí)，標(biāo)示一地址以對應(yīng)在該處理器總線上的該寫入周期；以及一數(shù)據(jù)總線接口，用以當(dāng)已標(biāo)示該數(shù)據(jù)忙碌信號(hào)時(shí)，標(biāo)示該處理器上的數(shù)據(jù)；以及一總線代理，用以連接該處理器總線，該總線代理具有一控制總線接口，用以檢測該地址選通、在一先前寫入周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第一時(shí)鐘周期的一時(shí)鐘周期，或在該處理器總線上的一先前讀取周期的一數(shù)據(jù)轉(zhuǎn)換階段的一第二時(shí)鐘周期期間，標(biāo)示該寫入周期的該目的端就緒信號(hào)與在已標(biāo)示該目的端就緒信號(hào)之后的一時(shí)鐘周期，標(biāo)示該響應(yīng)信號(hào)；一地址總線接口，用以閂鎖該地址以對應(yīng)該處理器總線上的該寫入周期；以及一數(shù)據(jù)總線接口，用以接收該寫入周期的該數(shù)據(jù)。
16.如權(quán)利要求15的處理器總線系統(tǒng)，其中所述的總線代理的該控制總線接口具有一地址選通接口，用以檢測該地址選通。
17.如權(quán)利要求15的處理器總線系統(tǒng)，其中所述的處理器的該控制總線接口具有一數(shù)據(jù)忙碌接口，用以在連續(xù)寫入周期期間，推斷該數(shù)據(jù)忙碌信號(hào)的撤回標(biāo)示。
18.如權(quán)利要求15的處理器總線系統(tǒng)，其中所述的總線代理的該控制總線接口具有一目的端就緒接口，用以標(biāo)示該目的端就緒信號(hào)。
19.如權(quán)利要求15的處理器總線系統(tǒng)，其中所述的總線代理的該控制總線滅面具有一數(shù)據(jù)預(yù)備接口，用以檢測數(shù)據(jù)預(yù)備信號(hào)的標(biāo)示，以指示該寫入周期的該數(shù)據(jù)在該處理器總線上為有效的。
20.如權(quán)利要求15的處理器總線系統(tǒng)，其中所述的處理器的該控制總線接口具有一數(shù)據(jù)預(yù)備接口，在該寫入周期期間，隨著在該處理器總線上標(biāo)示該數(shù)據(jù)，該數(shù)據(jù)預(yù)備接口亦同時(shí)在該處理器總線上標(biāo)示一數(shù)據(jù)預(yù)備信號(hào)。
全文摘要
根據(jù)本發(fā)明的一實(shí)施例所提供的在處理器總線上執(zhí)行連續(xù)寫入操作的一種方法包含通過一總線代理檢測一寫入周期請求；在一先前寫入周期的數(shù)據(jù)轉(zhuǎn)換階段的第一時(shí)鐘周期或是一先前讀取周期的數(shù)據(jù)轉(zhuǎn)換階段的第二時(shí)鐘周期期間標(biāo)示一時(shí)鐘周期的目的端就緒信號(hào)以響應(yīng)所述的寫入周期；在所述的目的端就緒信號(hào)被標(biāo)示的該時(shí)鐘信號(hào)周期后續(xù)之后續(xù)時(shí)鐘信號(hào)周期中標(biāo)示響應(yīng)信號(hào)；通過一處理器在響應(yīng)信號(hào)被標(biāo)示的該時(shí)鐘周期之后續(xù)時(shí)鐘周期中針對寫入周期標(biāo)示一數(shù)據(jù)忙碌信號(hào)；以及在所述的數(shù)據(jù)忙碌信號(hào)被標(biāo)示時(shí)標(biāo)示欲于所述的寫入周期中被寫入的數(shù)據(jù)。
文檔編號(hào)G06F13/36GK1881193SQ20061010135
公開日2006年12月20日 申請日期2006年7月5日 優(yōu)先權(quán)日2005年7月5日
發(fā)明者達(dá)賴厄斯·D·加斯金斯 申請人:威盛電子股份有限公司