技術(shù)編號：6560054
提示：您尚未登錄，請點(diǎn) 登 陸 后下載，如果您還沒有賬戶請點(diǎn) 注 冊 ，登陸完成后，請刷新本頁查看技術(shù)詳細(xì)信息。本案要求下列的優(yōu)先權(quán)于2005年7月5日提交的美國臨時申請案第60/697,063號；以及于2006年2月21日提交的美國正式申請案11/358,464號。本發(fā)明有關(guān)于處理器數(shù)據(jù)總線，特別是有關(guān)于一種目的端就緒協(xié)定(target readiness protocol)的裝置與方法以便于微處理器或類似裝置執(zhí)行連續(xù)寫入操作至存儲器。背景技術(shù) 大部分微處理器的總線接口本質(zhì)上皆大同小異。一雙向地址總線(bidirectional address bus；本說明書中...
注意：該技術(shù)已申請專利，請尊重研發(fā)人員的辛勤研發(fā)付出，在未取得專利權(quán)人授權(quán)前，僅供技術(shù)研究參考不得用于商業(yè)用途。
該專利適合技術(shù)人員進(jìn)行技術(shù)研發(fā)參考以及查看自身技術(shù)是否侵權(quán)，增加技術(shù)思路，做技術(shù)知識儲備，不適合論文引用。
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