專利名稱：四倍頻地址總線的系統(tǒng)與方法
技術(shù)領(lǐng)域：
本案引用下列的優(yōu)先權(quán)于2005年7月11日提交的美國臨時申請案第60/698,150號；以及于2006年3月7日提交的美國正式申請案11/369,896號。
本申請所對應(yīng)的美國申請案與以下待決美國專利申請有關(guān)，其具有共同受讓人以及至少一個共同發(fā)明人。

本發(fā)明是關(guān)于一種處理器地址總線，特別是一種用于四倍頻(quad-pumped)/雙倍頻(double-pumped)地址總線的裝置及其方法，用以解決現(xiàn)今微處理器的大型數(shù)據(jù)封包以及不合理的電力需求等問題，是需供應(yīng)大量的腳位以及電力至現(xiàn)今微處理器的地址總線接口。
背景技術(shù)：
對于現(xiàn)今的微處理器而言，如x86雙核心(x86-compatible)微處理器，于通過系統(tǒng)總線的期間，即已完成對存儲器/來自存儲器的處理程序(如讀取和寫入的處理程序)，這些處理程序包含有請求階段，于請求階段中，自地址信號群組提供與處理程序類型相應(yīng)的處理程序地址。地址信號群組基本上包含有地址總線、一組對應(yīng)的地址選通信號以及請求總線。于某一特定常見的結(jié)構(gòu)中，地址信號群組包含有大約40個信號，這些信號必須提供給封包的腳位以傳至微處理器芯片(die)。許多已知的結(jié)構(gòu)中，雙倍頻多路傳輸總線于信號時鐘周期期間，朝地址信號群組請求封包(如“A”和“B”請求封包)，再者，許多已知的微處理器結(jié)構(gòu)中，“四倍頻”程序處理是受到支撐，其中，于僅僅一些時鐘周期期間(如2個時鐘周期)，一整個快取列(如64字節(jié)快取列的8個四字符)即傳輸通過總線，于已知的雙倍頻處理程序中，于每一時鐘周期期間，是產(chǎn)生兩次地址信號群組的信號。
本發(fā)明人注意到此地址信號群組結(jié)構(gòu)于某些封包尺寸和/或能量受到限制的應(yīng)用領(lǐng)域中存在著問題，再者，每次其中之一信號被驅(qū)動至總線時，例如于一既定時鐘周期內(nèi)的多個產(chǎn)生過程，將消耗額外的能量，因此，提供一種機(jī)制，使得地址信號群組腳位的數(shù)量以及其對應(yīng)的能量需求皆可減低，為令人向往的，但是地址的功能仍然保留。此外，為了可以應(yīng)用于各種變化的領(lǐng)域，本發(fā)明提供一種機(jī)制，使得地址性能得以適用于雙倍頻模式(如上所述)或四倍頻模式(下列將討論)。

發(fā)明內(nèi)容
關(guān)于本發(fā)明內(nèi)容的一種微處理器包含有用以接收總線時鐘信號的系統(tǒng)時鐘腳位、多個地址信號群組腳位以及地址總線結(jié)構(gòu)邏輯電路，于總線時鐘信號的周期的多個階段當(dāng)中的各個階段期間，地址總線結(jié)構(gòu)邏輯電路產(chǎn)生多個請求封包至地址信號群組腳位。
于總線時鐘信號的周期的第一階段期間，地址總線結(jié)構(gòu)邏輯電路產(chǎn)生第一和第二地址數(shù)據(jù)以及第一和第二請求數(shù)據(jù)至地址信號群組腳位上，并于總線時鐘信號的周期的第二階段期間，產(chǎn)生第三和第四地址數(shù)據(jù)以及第三和第四請求數(shù)據(jù)于地址信號群組腳位上，于實(shí)施例中，地址信號群組腳位包含有用以鎖住第一和第三地址和請求數(shù)據(jù)的第一地址選通信號，以及用以鎖住第二和第四地址和請求數(shù)據(jù)的第二地址選通信號。第一和第二地址數(shù)據(jù)共同包含有處理程序的地址，第一和第二請求數(shù)據(jù)共同包含有處理程序的類型，第三和第四地址數(shù)據(jù)共同包含有處理程序的屬性，以及第三和第四請求數(shù)據(jù)共同包含有處理程序的長度。
根據(jù)本發(fā)明的實(shí)施內(nèi)容，微處理器利用減少數(shù)量的腳位以操作，包括地址信號群組腳位，支撐四倍頻地址處理程序模式，另一方面，可具有一整組的地址和請求腳位，用以支撐已知的雙倍頻地址處理程序模式。假使兩種模式皆得以施行，那么地址總線結(jié)構(gòu)邏輯電路可包含有用以接收可行信號的可行輸入端，其中，當(dāng)產(chǎn)生可行信號時，地址總線結(jié)構(gòu)邏輯電路便操作地址信號群組腳位以執(zhí)行四倍頻處理程序，而當(dāng)未產(chǎn)生可行信號時，便操作一整組腳位以執(zhí)行雙倍頻處理程序。
本發(fā)明的微處理器接口系統(tǒng)包含有具有總線時鐘和地址信號群組的系統(tǒng)總線，以及多個與系統(tǒng)總線耦接的裝置。于總線時鐘的一周期的多個階段當(dāng)中的各個階段期間，每一裝置用以于系統(tǒng)總線上執(zhí)行四倍頻處理程序，其中多個請求封包通過地址信號群組依序地自系統(tǒng)總線傳送出來，于實(shí)施例中，裝置包含有至少一微處理器以及一個或多個總線媒介，裝置可于執(zhí)行雙倍頻處理程序的雙倍頻地址模式和執(zhí)行四倍頻處理程序的四倍頻地址模式之間交互進(jìn)行系統(tǒng)總線的操作。
于總線時鐘周期的第一階段期間，第一地址數(shù)據(jù)于傳送第一和第二請求封包時，通過多通路傳輸至地址信號群組，以及于總線時鐘周期的第二階段期間，第二地址數(shù)據(jù)于傳送第三和第四請求封包時，通過多通路傳輸至地址信號群組。地址信號群組可包含有請求總線，其中，于總線時鐘周期的第一階段期間，第一請求數(shù)據(jù)于傳送第一和第二請求封包時，通過多通路傳送至請求總線，且于總線時鐘周期的第二階段期間，第二請求數(shù)據(jù)于傳送第三和第四請求封包時，經(jīng)由多通路傳輸至請求總線。
于總線時鐘周期的第一階段期間，四倍頻處理程序可包含有第一和第二請求封包，以及于總線時鐘周期的第二階段期間，可包含有第三和第四請求封包。第一和第二請求封包可共同包含有處理程序地址和處理程序類型，而第三和第四請求封包可共同包含有處理程序?qū)傩院吞幚沓绦蜷L度。于總線時鐘周期的第一階段期間，四倍頻處理程序可包含有多路傳輸?shù)牡谝坏刂泛驼埱髷?shù)據(jù)，如同第一和第二請求封包，而于總線時鐘周期的第二階段期間，可包含有多路傳輸?shù)牡诙刂泛驼埱髷?shù)據(jù)，如同第三和第四請求封包。
本發(fā)明的一種于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，包含有于系統(tǒng)總線時鐘的一周期的第一階段的第一部分期間，產(chǎn)生第一請求封包于系統(tǒng)總線上、于系統(tǒng)總線時鐘的周期的第一階段的第二部分期間，產(chǎn)生第二請求封包于系統(tǒng)總線上、于系統(tǒng)總線時鐘的周期的第二階段的第一部分期間，產(chǎn)生第三請求封包于系統(tǒng)總線上，以及于系統(tǒng)總線時鐘的周期的第二階段的第二部分期間，產(chǎn)生第四請求封包于系統(tǒng)總線上。
本發(fā)明的方法可包含有產(chǎn)生第一地址選通信號以鎖住第一和第三請求封包的步驟，以及產(chǎn)生第二地址選通信號以鎖住第二和第四請求封包的步驟。本發(fā)明的方法可包含有于系統(tǒng)總線時鐘的周期的第一階段期間，產(chǎn)生第一地址數(shù)據(jù)和第一請求數(shù)據(jù)的步驟，以及于系統(tǒng)總線時鐘的周期的第二階段期間，產(chǎn)生第二地址數(shù)據(jù)和第二請求數(shù)據(jù)的步驟。本發(fā)明的方法可包含有產(chǎn)生處理程序的地址的步驟、產(chǎn)生處理程序的類型的步驟、產(chǎn)生處理程序的屬性的步驟，以及產(chǎn)生處理程序的長度的步驟。本發(fā)明的方法可包含有將第一地址數(shù)據(jù)通過多通路傳輸至系統(tǒng)總線的步驟，以及將第二地址數(shù)據(jù)通過多通路傳輸至系統(tǒng)總線的步驟。本發(fā)明的方法可包含有通過多個耦接于系統(tǒng)總線的裝置，于雙倍頻地址模式和四倍頻地址模式之間交互進(jìn)行系統(tǒng)總線的操作的步驟。
以下在實(shí)施方式中詳細(xì)敘述本發(fā)明的詳細(xì)特征以及優(yōu)點(diǎn)，其內(nèi)容足以使任何本領(lǐng)域技術(shù)人員了解本發(fā)明的技術(shù)內(nèi)容并據(jù)以實(shí)施，且根據(jù)本說明書所揭露的內(nèi)容、申請專利范圍及圖式，任何本領(lǐng)域技術(shù)人員可輕易地理解本發(fā)明相關(guān)的目的及優(yōu)點(diǎn)。


關(guān)于本發(fā)明的好處、特征及優(yōu)點(diǎn)，通過下列圖式及其描述得以更容易了解，其中圖1為已知微處理器接口系統(tǒng)的簡易方塊圖；圖2為顯示地址信號群組中信號的互動時序圖，以圖1已知微處理器接口系統(tǒng)的執(zhí)行總線處理程序的請求階段作為參照；圖3為闡述本發(fā)明的四倍頻處理程序的請求階段的時序圖；圖4為一表格圖式，根據(jù)本發(fā)明的實(shí)施例的x86雙核心(x86-compatible)微處理器，說明于雙倍頻請求處理程序的請求階段A和B期間，每一請求封包A到D的數(shù)據(jù)映像至四倍頻地址總線；圖5為本發(fā)明的微處理器接口系統(tǒng)的簡易方塊圖，包含有具有四倍頻地址信號群組的系統(tǒng)總線；圖6為本發(fā)明的地址總線結(jié)構(gòu)邏輯的方塊圖，可用以實(shí)現(xiàn)圖5的地址總線結(jié)構(gòu)邏輯；以及圖7為一表格圖式，用以表示本發(fā)明的支持兩種地址模式的系統(tǒng)裝置(微處理器或總線媒介)的信號映像于雙倍頻地址模式和四倍頻地址模式之間的一致性。
100 微處理器接口系統(tǒng)101 微處理器103 總線媒介105 系統(tǒng)總線400 表格500 微處理器接口系統(tǒng)501 微處理器503 總線媒介505 系統(tǒng)總線700 表格A 雙向地址總線DATA雙向數(shù)據(jù)總線BCLK差動時鐘總線ADSTB 雙向地址選通總線DSTBP 數(shù)據(jù)選通總線DSTBN 數(shù)據(jù)選通總線DBSY雙向數(shù)據(jù)總線忙碌信號DRDY數(shù)據(jù)確定信號RS 響應(yīng)總線AHI 總線ALO 總線RQ 總線ADR 總線AA 地址信號REQA請求信號APA 同等信號具體實(shí)施方式
為使對本發(fā)明的目的、構(gòu)造、特征、及其功能有進(jìn)一步的了解，茲配合實(shí)施例詳細(xì)說明如下。以上的關(guān)于本發(fā)明內(nèi)容的說明及以下的實(shí)施方式的說明是用以示范與解釋本發(fā)明的原理，并且提供本發(fā)明的專利申請范圍更進(jìn)一步的解釋。
本發(fā)明人注意到了地址信號群組結(jié)構(gòu)于某些封包尺寸和/或能量受到限制的應(yīng)用領(lǐng)域中存在著問題，因此，本發(fā)明人發(fā)展出可選擇四倍頻/雙倍頻的地址總線，以解決現(xiàn)今微處理器中的大型封包以及不合理的能量需求等問題，是需要大量的腳位以及能量供給微處理器的地址總線接口，以下圖1至圖7將詳述相關(guān)內(nèi)容。
請參閱圖1，為已知微處理器接口系統(tǒng)100的簡易方塊圖，此微處理器接口系統(tǒng)100包含有微處理器101及總線媒介103，通過系統(tǒng)總線105相互接合?？偩€媒介103用以表示如現(xiàn)有技術(shù)的總線媒介中各種不同類型的數(shù)目，可為存儲器控制器、主機(jī)/外圍元件內(nèi)連接(Peripheral ComponentInterconnect；PCI)橋接器和芯片組等等。系統(tǒng)總線105具有許多用以執(zhí)行數(shù)據(jù)處理程序的信號，包含有雙向地址總線A、雙向數(shù)據(jù)總線DATA以及許多控制信號。于實(shí)施例中，雙向地址總線A以A[35:3]表示為具有33個信號，而雙向數(shù)據(jù)總線DATA以DATA[63:0]表示為具有64個信號，盡管已知地址和數(shù)據(jù)總線根據(jù)特定的結(jié)構(gòu)和構(gòu)造，可能具有任何適當(dāng)數(shù)目的信號。于現(xiàn)有技術(shù)可知，允許數(shù)據(jù)轉(zhuǎn)換為四字符粒狀(quadword granularity)并不需要通過最低有效地址信號，以上所述為已知技術(shù)中的狀況。
控制信號包含有差動時鐘總線BCLK[1:0]、雙向地址選通總線ADSTB[1:0](指出于雙向地址總線A上的地址的有效性)、一對數(shù)據(jù)選通總線DSTBP[3:0]和DSTBN[3:0]、雙向數(shù)據(jù)總線忙碌信號DBSY(由提供數(shù)據(jù)總線DATA上的數(shù)據(jù)的實(shí)體所產(chǎn)生)、數(shù)據(jù)確定信號DRDY(于所有時鐘周期期間，由提供數(shù)據(jù)的裝置所產(chǎn)生，并將數(shù)據(jù)通過數(shù)據(jù)總線DATA以進(jìn)行轉(zhuǎn)移)以及響應(yīng)總線RS，用以提供處理程序響應(yīng)的類型(例如無數(shù)據(jù)、普通數(shù)據(jù)、絕對回寫)，且于通過數(shù)據(jù)總線DATA后為完整的。于實(shí)施例中，響應(yīng)總線RS以RS[2:0]表示為具有3個信號，并且由總線媒介103所產(chǎn)生。
于傳統(tǒng)微處理器接口系統(tǒng)100中顯示的信號，實(shí)際上于所有現(xiàn)今微處理器中，是具有微小變化。一些處理器將地址和數(shù)據(jù)通過多路傳輸以通過相同的信號群組，如此，提供控制信號以指示是否將數(shù)據(jù)或是地址呈現(xiàn)出來。其它微處理器利用不同的地址或數(shù)據(jù)總線寬度或控制信號兩者擇一，再者，地址和/或數(shù)據(jù)可能經(jīng)由多路傳輸通過較小于傳統(tǒng)微處理器接口系統(tǒng)100所闡述的總線尺寸，需要被重視的是，基本上全部的處理器提供與總線媒介進(jìn)行通訊的信號，以指示請求何種類型的處理程序，即處理程序的參數(shù)，以及傳送/接收數(shù)據(jù)。
于現(xiàn)今的微處理器中，根據(jù)“四倍頻”結(jié)構(gòu)，數(shù)據(jù)通過高速緩存區(qū)段(cacheline)以進(jìn)行轉(zhuǎn)移(如于64字節(jié)的高速緩存區(qū)段中含有8個四字符)，當(dāng)轉(zhuǎn)移整個高速緩存區(qū)段時，使用總線時鐘信號BCLK[1:0]中的兩個周期以傳送8個高速緩存區(qū)段中的聯(lián)合四字符，也就是說，于總線時鐘BCLK[1:0]的每一周期期間，傳送4個四字符。在這種類型的數(shù)據(jù)傳送期間，提供數(shù)據(jù)選通總線DSTBP[3:0]、DSTBN[3:0]的信號，以表示在數(shù)據(jù)總線上的各式各樣四字符跳動(beat)的有效性，以至于在單一總線周期期間，傳送出4個跳動，同樣地，總線請求封包(“A”和“B”)為雙倍頻以通過地址信號群組，于BCLK[1:0]的第一半周期期間，傳送請求封包A，以及于BCLK[1:0]的第二半周期期間，傳送請求封包B。于通過地址信號群組期間，提供來源同步地址選通ADSTB[1:0]信號以驅(qū)動請求封包數(shù)據(jù)脫離總線。
請參閱圖2，為顯示地址信號群組中信號的互動時序圖，以已知微處理器接口系統(tǒng)100的執(zhí)行總線處理程序的請求階段作為參照。根據(jù)多種參考以描述在x86雙核心(x86-compatible)微處理器中的處理程序和相對應(yīng)信號的名稱，其中之一為湯姆.尚利(Tom Shanley)所著的“The Unabridged Pentium4 IA32 Processor Genealogy，1st Edition”此書。為了描述更清楚，控制信號的產(chǎn)生以邏輯低階位表示之，雖然已知技術(shù)將產(chǎn)生過程通過邏輯高階位來表示。不同的總線時鐘BCLK[1:0]的周期標(biāo)示為越過時序圖的頂端，其中，BCLK[1]以虛線表示而BCLK
信號為具有相反的兩極觸發(fā)。
如上述所提及，于BCLK[1:0]的單一周期期間，通過地址信號群組時，請求封包A和請求封包B為雙倍頻。初始化處理程序的裝置驅(qū)趕封包A，如同于低點(diǎn)時產(chǎn)生ADSTB[1:0]，此時封包A為有效的。因此，總線裝置(如總線媒介103)使用ADSTB[1:0]以鎖住封包A。接著，初始操作裝置將封包B驅(qū)離并驅(qū)動ADSTB[1:0]到達(dá)高點(diǎn)，此時封包B為有效的，且封包B在ADSTB[1:0]的上升邊緣被鎖住了。使用ADSTB
以鎖住載于A[16:3]和REQ[4:0]中的請求封包數(shù)據(jù)，使用ASTB[1]以鎖住載于A[35:17]中的請求封包，由于，于BCLK[1:0]的單一周期期間，封包A和封包B通過相同信號群組，如此被視為雙倍頻地址總線。
于周期中的“A”請求部分期間，地址信號A[35:3]包含處理程序的地址，而REQ[4:0]包含有請求的處理程序的類型(如存儲器編碼讀取、存儲器數(shù)據(jù)讀取、存儲器寫入)。于周期中的“B”請求部分期間，請求總線REQ[4:0]，就讀取和寫入處理程序而言，提供處理程序長度，而A[35:3]提供傳送的屬性(如無法快速儲存、寫入結(jié)合、寫入通過等等)，可能字節(jié)以及其它處理程序的相關(guān)數(shù)據(jù)。
如上所述，傳統(tǒng)微處理器接口系統(tǒng)100所使用的地址信號群組結(jié)構(gòu)，在某些封包尺寸和/或能量受限制的應(yīng)用領(lǐng)域中，存在著許多問題。特別是，微處理器接口系統(tǒng)100中的地址信號群組A[35:3]、ADSTB[1:0]和REQ[4:0]，包含有40個提供給微處理器芯片(die)中的封包的腳位的信號，此外，每當(dāng)這些信號中的其一信號需驅(qū)動至總線時，將消耗額外的能量。
本發(fā)明提供一種新的地址信號群組類型，稱為四倍頻地址總線，是使用大約一半的地址信號群組信號(如22)，如之前所述，以雙倍頻地址總線做為參考，并且需要大約一半的雙倍頻地址總線的能量。于一實(shí)施例中，于四倍頻地址請求處理程序期間，微處理器以及一個或多個總線媒介以降低數(shù)量的腳位來實(shí)施，以縮小封包尺寸以及降低消耗的能量。于另一實(shí)施例中，微處理器和一個或多個總線媒介可能各自以傳統(tǒng)數(shù)量的腳位來實(shí)施，其中，于四倍頻地址請求處理程序期間，使用一小區(qū)的地址和請求腳位用以降低能量。在雙倍頻和四倍頻地址總線皆支撐的實(shí)施例中，模式的切換可能于操作過程中執(zhí)行，或是通過與系統(tǒng)總線505耦合的裝置進(jìn)行溝通(如微處理器501和一個或多個總線媒介503)，于最初狀態(tài)時(如啟動或重新啟動)。于操作期間的模式切換，可能使用系統(tǒng)總線上的額外信號，以將模式之間做切換，另外，于系統(tǒng)總線上存在的信號則用來進(jìn)行模式切換目的。
請參照圖3，為闡述本發(fā)明的四倍頻處理程序的請求階段的時序圖。本發(fā)明實(shí)施例中的四倍頻地址總線使用縮小尺寸的地址信號群組，此地址信號群組包含有地址總線AHI[2:0]和ALO[16:3]、請求總線RQ[2:0]以及兩個地址選通信號ADSTBP和ADSTBN?；蛘?，縮小尺寸的地址信號群組中的地址和請求信號，可整合為以ADR[19:0]表示的地址和請求總線。如圖3所示的時序圖，在BCLK[1:0]的單一周期期間，處理程序中的請求階段被切割為兩個階段A和B，用以驅(qū)動四個請求封包A、B、C和D脫離AHI、ALO和RQ等總線。在A和B請求封包被驅(qū)動的區(qū)間時，BCLK[1:0]信號的第一半個部分系標(biāo)示為“A”，而在C和D請求封包被驅(qū)動的區(qū)間時，第二半個部分則標(biāo)示為“B”，ADSTBP和ADSTBN信號各自在周期期間觸發(fā)兩次。于通過AHI、ALO和RQ總線期間，ADSTBP的兩個下降邊緣(falling edge)分別用以鎖住請求封包A和C，而ADSTBN的兩個下降邊緣分別用以鎖住請求封包B和D。由于在BCLK[1:0]的單一周期期間，地址信號群組中包含有四個封包，因此，地址信號群組稱為四倍頻地址總線。
圖4為表格400圖式，根據(jù)本發(fā)明的實(shí)施例的x86雙核心(x86-compatible)微處理器，說明于雙倍頻請求處理程序的請求階段A和B期間，每一請求封包A到D的數(shù)據(jù)對應(yīng)至四倍頻地址總線，表格400列出于每一四倍頻請求處理程序，階段的標(biāo)示(A和B)，封包的標(biāo)示(A至D)，以及對應(yīng)于AHI[2:0]、ALO[16:3]以及RQ[2:0]信號的數(shù)據(jù)，另一方面，列出AHI、ALO以及RQ總線信號做為單一地址和請求總線ADR[19:0]。已知技術(shù)中，僅示范一映像(mapping)范例，根據(jù)本發(fā)明，更考慮到許多可能的映像結(jié)構(gòu)。于請求階段A期間，地址總線A的數(shù)據(jù)(如信號A[35:3])映像為地址信號“A”，并于請求階段B期間，映射為“AB”，同樣地，于請求階段A期間，請求數(shù)據(jù)(REQ[4:0])映像為請求數(shù)據(jù)“REQA”，且于請求階段B期間，映射為“REQB”。
于雙倍頻請求處理程序的階段A期間，AHI、ALO和RQ總線(或ADR總線)共同地承載請求封包A的地址信號AA[33:32，30，16:3]的數(shù)據(jù)和請求信號REQA[2:0]的數(shù)據(jù)，以及AHI、ALO和RQ總線(或ADR總線)共同承載請求封包B的地址信號AA[35:34，31]的數(shù)據(jù)、同等信號APA(圖中未示)、地址信號AA[29:17]的數(shù)據(jù)以及請求信號REQA[4:3]的數(shù)據(jù)。RQ[2]信號為不明確或成為封包B的內(nèi)定位階，于表格400中以破折號“-”表示之。于階段B期間，AHI、ALO和RQ總線(或ADR總線)共同承載請求封包C的地址信號AB[33:32，16:3]的數(shù)據(jù)以及請求信號REQB[2:0]，以及AHI、ALO和RQ總線(或ADR總線)共同承載請求封包D的地址信號AB[35:34，31]的數(shù)據(jù)、同等信號APB、地址信號AB[29:17]的數(shù)據(jù)以及請求信號REQB[4:3]的數(shù)據(jù)。再者，RQ[2]信號并不明確或成為封包D的內(nèi)定階位，換句話說，于傳送封包A和C的期間(如AA[16:3]和AB[16:3])，ALO總線承載最低14個地址位的數(shù)據(jù)，以及于傳送封包B和D期間(如AA[29:17]和APA以及AB[29:17]和APB)，承載緊接的13個最低地址位的數(shù)據(jù)以及一同等位，于傳送封包A和C的期間(如AA[33:32，30]和AB[33:32，30])，AHI總線承載3個高位的數(shù)據(jù)，以及于傳送封包B和D期間(如AA[35:34，31]和AB[35:34，31])，承載接下來的3個最高位的數(shù)據(jù)，以及，于傳送封包A和C期間(如REQA[2:0]和REQB[2:0])，RQ總線承載3個低請求位的數(shù)據(jù)，以及于傳送封包B和D期間(如REQA[4:3]和REQB[4:3])，承載接下來的2個高請求位的數(shù)據(jù)。
對于使用雙倍頻地址模式的微處理器接口系統(tǒng)100而言，于封包A中，地址信號A[35:3]包含有處理程序的有33個位的地址，而請求信號REQ[4:0]包含有請求的處理程序的類型。于封包B中，地址信號A[35:3]提供處理程序的屬性以及請求信號REQ[4:0]提供處理程序長度。另一方面，本發(fā)明的實(shí)施例使用四倍頻模式，可能通過地址信號AHI[2:0]和ALO[16:3]以提供33個位的地址，以及通過請求信號RQ[2:0]提供具5位的處理程序類型，于階段A的封包A和B中，而于階段B的封包C和D中，則通過地址信號AHI[2:0]和ALO[16:3]提供處理程序的屬性以及通過請求信號RQ[2:0]提供處理程序長度。額外位可能被定義為需要的或是被要求的，舉例來說，假如使用一37個位的地址(如A[39:3])，那么可能加入2個額外的位給AHI總線(如AHI[4:0])以傳送相同地址。
圖5為本發(fā)明的微處理器接口系統(tǒng)500的簡易方塊圖，包含有具有四倍頻地址信號群組的系統(tǒng)總線505。微處理器接口系統(tǒng)500包含有微處理器501和與系統(tǒng)總線505，通過總線媒介503相互連接，其中，如同先前總線媒介103所描述一般，總線媒介503用以表示總線媒介的各種不同類型的數(shù)目，與DBSY、DRDY和BCLK[1:0]一起的DATA、DSTBP、DSTBN和RS等總線被包含在內(nèi)以及大致上以同樣方式操作，就如同傳統(tǒng)微處理器接口系統(tǒng)100所描述一般。此外，微處理器501包含有地址總線結(jié)構(gòu)邏輯電路507，而總線媒介503包含有地址總線結(jié)構(gòu)邏輯電路509。地址總線結(jié)構(gòu)邏輯電路507和509分別為AHI、ALO和RQ總線(或ADR總線)和地址選通信號ADSTBP和ADSTBN的接口，以使得四倍頻請求地址處理程序得以操作，如同圖3和圖4所述一般。尤其，提供處理程序的存儲器地址和處理程序請求參數(shù)以通過雙向的AHI、ALO和RQ總線(或ADR總線)。此外，AHI、ALO和RQ總線(或ADR總線)的信號提供了處理程序的類型，通過請求總線時，如同傳統(tǒng)的微處理器接口系統(tǒng)100和射映于不同的四倍頻請求封包A、B、C、D，如同圖4所述一般。于BCLK[1:0]的單一周期期間，使用地址選通ADSTBP和ADSTBN以鎖住聯(lián)合的請求封包數(shù)據(jù)，如圖3所示一般。
圖6所示為本發(fā)明的地址總線結(jié)構(gòu)邏輯電路601的方塊圖，可用以實(shí)現(xiàn)地址總線結(jié)構(gòu)邏輯電路507和/或地址總線結(jié)構(gòu)邏輯電路509。地址總線結(jié)構(gòu)邏輯電路601包含至少一個輸入端，是提供四倍頻地址結(jié)構(gòu)可行信號QPADDR至該輸入端。地址總線結(jié)構(gòu)邏輯電路601也提供輸入/輸出端，雙倍頻地址信號群組A[35:3]、ADSTB[1:0]、REQ[4:0]與之耦合，以及四倍頻信號群組AHI[2:0]、ALO[16:3]、RQ[2:0]、ADSTBP、ADSTBN與之耦合。實(shí)施例中，假如產(chǎn)生了QPADDR，那么處理程序請求階段操作四倍頻地址信號群組，如同圖3至圖5所述，假如并未產(chǎn)生QPADDR，那么處理程序請求階段操作雙倍頻地址信號群組，如同圖1至圖2所述。
于本實(shí)施例中，微處理器501(及/或總線媒介503)裝配有減少數(shù)量的腳位，其中地址總線結(jié)構(gòu)邏輯電路507(及/或509)經(jīng)由多通路傳輸?shù)刂泛驼埱笮盘栔罙HI、ALO和RQ總線(或ADR總線)。另一方面，微處理器501(及/或總線媒介503)裝配有一整組的腳位，因此，根據(jù)本發(fā)明的實(shí)施例，地址總線結(jié)構(gòu)邏輯電路507(及/或509)是根據(jù)地址總線結(jié)構(gòu)邏輯電路601以裝配，如此能夠在已知的雙倍頻地址模式和四倍頻地址模式之間進(jìn)行切換。再者，與系統(tǒng)總線505耦合的裝置是根據(jù)四倍頻地址模式(如固定式版位、燒斷的保險(xiǎn)絲等等)而運(yùn)作或于初始化期間(例如啟動或重新啟動)決定操作模式。例如限制于總線請求四倍頻地址模式期間，微處理器501產(chǎn)生一或多個系統(tǒng)總線信號(如地址信號)以及總線媒介503產(chǎn)生一或多個其它的系統(tǒng)總線信號。假如所有系統(tǒng)總線505上的裝置支持并同意四倍頻地址模式，于通過總線期間，則選擇四倍頻地址模式。
信號可能與其它信號一起分享且可能不同地被映射。于一實(shí)施例中，地址總線結(jié)構(gòu)邏輯電路507、509和601包含有邏輯、電路、及/或微碼。于另一實(shí)施例中，地址總線結(jié)構(gòu)邏輯電路包含有燒斷的保險(xiǎn)絲，于制造期間，以建立特定地址總線結(jié)構(gòu)。其它實(shí)施例中，需只讀存儲器、單次寫入存儲器和其它類似之物。
圖7為一表格700圖式，用以表示本發(fā)明的支持兩種地址模式的系統(tǒng)裝置(微處理器或總線媒介)的信號映像于雙倍頻地址模式和四倍頻地址模式之間的一致性。如圖所示，雙倍頻模式的REQ[2:0]信號映像至四倍頻模式的RQ[2:0]信號(或ADR[2:0]信號)，雙倍頻模式的REQ[4:3]則未映射，是由于在四倍頻模式中并未使用。雙倍頻模式的A[16:3]信號映像至四倍頻模式的ALO[16:3]信號(或ADR[16:3])，雙倍頻模式的A[30]信號映像至四倍頻模式的AHI
信號(或ADR[17]信號)，雙倍頻模式的A[18:17]信號映像至四倍頻模式的AHI[2:1]信號(或ADR[18:17]信號)，雙倍頻模式的A[34:31，29:19]信號則未有映像，是由于在四倍頻模式中并未使用之。ADSTB
選通信號映像至ADSTBP選通信號，而ADSTB[1]信號則未有映像。相反地，雙倍頻模式的A[35]信號映像至四倍頻模式的ADSTBN信號。
需注意一特點(diǎn)為信號可被不同地映射，不僅是此處展現(xiàn)及描述的而已，舉例而言，雖然ADSTB[1]信號可以映像至ADSTBN，然而，如現(xiàn)有技術(shù)所了解的，ADSTBN信號映像至未使用的A[35:31]或A[29:19]地址信號當(dāng)中任何之一是較為容易，于各種實(shí)施例中，ADR[19:0]、ADSTBN和ADSTBP信號映像至REQ[4:0]、A[35:3]和ADSTB[1:0]信號的任何組合。
雖然本發(fā)明以前述的實(shí)施例揭露如上，然其并非用以限定本發(fā)明。在不脫離本發(fā)明的精神和范圍內(nèi)，所為的更動與潤飾，均屬本發(fā)明的權(quán)利要求保護(hù)范圍。關(guān)于本發(fā)明所界定的保護(hù)范圍請參考所附的權(quán)利要求范圍。
權(quán)利要求
1.一種微處理器，包含有系統(tǒng)時鐘腳位，用以接收總線時鐘信號；多個地址信號群組腳位；以及地址總線結(jié)構(gòu)邏輯電路，其是于該總線時鐘信號的一周期中的多個階段中的每一階段期間，以產(chǎn)生多個請求封包于該多個地址信號群組腳位上。
2.根據(jù)權(quán)利要求1所述的微處理器，其中該地址總線結(jié)構(gòu)邏輯電路于該總線時鐘信號的該周期的第一階段期間，產(chǎn)生第一和第二地址數(shù)據(jù)以及第一和第二請求數(shù)據(jù)于該多個地址信號群組腳位上，以及于該總線時鐘信號的該周期的第二階段期間，產(chǎn)生第三和第四地址數(shù)據(jù)以及第三和第四請求數(shù)據(jù)于該多個地址信號群組腳位上。
3.根據(jù)權(quán)利要求2所述的微處理器，其中該多個地址信號群組腳位包含有第一地址選通信號，該第一地址選通信號用以鎖住該第一和第三地址數(shù)據(jù)以及請求數(shù)據(jù)，以及包含有第二地址選通信號，該第二地址選通信號用以鎖住該第二和第四地址數(shù)據(jù)以及請求數(shù)據(jù)。
4.根據(jù)權(quán)利要求2所述的微處理器，其中該第一和第二地址數(shù)據(jù)共同包含有一處理程序的地址；該第一和第二請求數(shù)據(jù)共同包含有該處理程序的類型；該第三和第四地址數(shù)據(jù)共同包含有該處理程序的屬性；以及該第三和第四請求數(shù)據(jù)共同包含有該處理程序的長度。
5.根據(jù)權(quán)利要求1所述的微處理器，還包含有該多個地址信號群組腳位包含有多個第一地址腳位和多個第一請求腳位；以及多個第二地址腳位和多個第二請求腳位。
6.根據(jù)權(quán)利要求5所述的微處理器，其中該地址總線結(jié)構(gòu)邏輯電路包含有許可輸入以接收許可信號，且當(dāng)產(chǎn)生該許可信號時，該地址總線結(jié)構(gòu)邏輯電路操控該多個地址信號群組腳位以執(zhí)行四倍頻處理程序，而當(dāng)未產(chǎn)生該許可信號時，該地址總線結(jié)構(gòu)邏輯電路操控該多個第一和第二地址腳位以及該多個第一和第二請求腳位以執(zhí)行雙倍頻處理程序。
7.一種微處理器接口系統(tǒng)，包含有系統(tǒng)總線，其具有總線時鐘和地址信號群組；以及多個裝置，是耦合于該系統(tǒng)總線；其中，該多個裝置當(dāng)中的每一裝置是于該系統(tǒng)總線上執(zhí)行四倍頻處理程序，且于該總線時鐘的一周期的多個階段中的每一階段期間，多個請求封包通過該地址信號群組相繼地自該系統(tǒng)總線傳送出來。
8.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中該多個裝置中的每一裝置選擇性地包含有下列兩者之一微處理器或總線媒介。
9.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中于第一和第二請求封包傳送期間，該第一地址數(shù)據(jù)于該總線時鐘的該周期的第一階段期間，通過多路傳輸至該地址信號群組，且其中于第三和第四請求封包傳送期間，該第二地址數(shù)據(jù)于該總線時鐘的該周期的第二階段期間，通過多路傳輸至該地址信號群組。
10.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中該地址信號群組包含有請求總線，于第一和第二請求封包傳送期間，第一請求數(shù)據(jù)于該總線時鐘的該周期的第一階段期間，是通過多路傳輸至該請求總線，且于第三和第四請求封包傳送期間，第二請求數(shù)據(jù)于該總線的該周期的第二階段期間，通過多路傳輸至該請求總線。
11.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中該四倍頻處理程序于該總線時鐘的該周期的第一階段期間，包含有第一和第二請求封包，且于該總線時鐘的該周期的第二階段期間，包含有第三和第四請求封包。
12.根據(jù)權(quán)利要求11所述的微處理器接口系統(tǒng)，其中該第一和第二請求封包共同包含有處理程序地址以及處理程序類型，而該第三和第四請求封包共同包含有處理程序?qū)傩砸约疤幚沓绦蜷L度。
13.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中該四倍頻處理程序于該總線時鐘的該周期的第一階段期間，包含有如同第一和第二請求封包的多路傳輸?shù)牡谝坏刂窋?shù)據(jù)和第一請求數(shù)據(jù)，且于該總線時鐘的該周期的第二階段期間，包含有如同第三和第四請求封包的多路傳輸?shù)牡诙刂窋?shù)據(jù)和第二請求數(shù)據(jù)。
14.根據(jù)權(quán)利要求7所述的微處理器接口系統(tǒng)，其中該多個裝置于執(zhí)行雙倍頻處理程序的雙倍頻地址模式和執(zhí)行該四倍頻處理程序的四倍頻地址模式之間，交互進(jìn)行該系統(tǒng)總線的操作。
15.一種于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，包含有于系統(tǒng)總線時鐘的一周期的第一階段的第一部分期間，產(chǎn)生第一請求封包于該系統(tǒng)總線上；于該系統(tǒng)總線時鐘的該周期的該第一階段的第二部分期間，產(chǎn)生第二請求封包于該系統(tǒng)總線上；于該系統(tǒng)總線時鐘的該周期的第二階段的第一部分期間，產(chǎn)生第三請求封包于該系統(tǒng)總線上；以及于該系統(tǒng)總線時鐘的該周期的該第二階段的第二部分期間，產(chǎn)生第四請求封包于該系統(tǒng)總線上。
16.根據(jù)權(quán)利要求15所述的于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，還包含有產(chǎn)生第一地址選通信號，用以鎖住該第一和第三請求封包；以及產(chǎn)生第二地址選通信號，用以鎖住該第二和第四請求封包。
17.根據(jù)權(quán)利要求15所述的于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，其中該產(chǎn)生第一請求封包的步驟和該產(chǎn)生第二請求封包的步驟是共同包含有于該系統(tǒng)總線時鐘的該周期的該第一階段期間，產(chǎn)生第一地址數(shù)據(jù)和第一請求數(shù)據(jù)的步驟，而其中該產(chǎn)生第三請求封包的步驟以及該產(chǎn)生第四請求封包的步驟是共同包含有于該系統(tǒng)總線時鐘的該周期的該第二階段期間，產(chǎn)生第二地址數(shù)據(jù)和第二請求數(shù)據(jù)的步驟。
18.根據(jù)權(quán)利要求17所述的于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，其中該產(chǎn)生第一地址數(shù)據(jù)的步驟包含有產(chǎn)生處理程序的地址的步驟，該產(chǎn)生第一請求數(shù)據(jù)的步驟包含有產(chǎn)生該處理程序的類型的步驟，該產(chǎn)生第二地址數(shù)據(jù)的步驟包含有產(chǎn)生該處理程序的屬性的步驟，以及該產(chǎn)生第二請求數(shù)據(jù)的步驟包含有產(chǎn)生該處理程序的長度的步驟。
19.根據(jù)權(quán)利要求15所述的于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，其中產(chǎn)生第一請求封包的步驟和該產(chǎn)生第二請求封包的步驟，包含有將第一地址數(shù)據(jù)通過多路傳輸至該系統(tǒng)總線的步驟，以及產(chǎn)生第三請求封包的步驟和該產(chǎn)生第四請求封包的步驟，包含有將第二地址數(shù)據(jù)通過多路傳輸至該系統(tǒng)總線的步驟。
20.根據(jù)權(quán)利要求15所述的于系統(tǒng)總線上執(zhí)行四倍頻處理程序的方法，還包含有通過多個耦接于該系統(tǒng)總線的裝置，于雙倍頻地址模式和四倍頻地址模式之間交互進(jìn)行該系統(tǒng)總線的操作的步驟。
全文摘要
一種微處理器接口系統(tǒng)，包含具有總線時鐘與四倍頻地址信號群組的系統(tǒng)總線，以及多個耦接于系統(tǒng)總線的裝置。每一裝置于系統(tǒng)總線上執(zhí)行四倍頻處理程序，多個請求封包于總線時鐘周期的各個階段期間，通過地址信號群組相繼地從系統(tǒng)總線傳送出來，且裝置包含有至少一微處理器以及一或多個總線媒介，具體實(shí)施例中，傳送第一和第二請求封包時，第一地址數(shù)據(jù)于總線時鐘周期的第一階段期間，通過多路傳輸至地址信號群組，而傳送第三和第四請求封包時，第二地址數(shù)據(jù)于總線時鐘周期的第二階段期間，通過多路傳輸至地址信號群組。
文檔編號G06F13/40GK1881199SQ20061010116
公開日2006年12月20日 申請日期2006年7月5日 優(yōu)先權(quán)日2005年7月11日
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