專利名稱：具有平行加速模式的串行外圍接口存儲(chǔ)元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明關(guān)于一種非易失性內(nèi)存組件，利用串行外圍接口(SPI)作串行式數(shù)據(jù)傳輸。
現(xiàn)有技術(shù)以往串行外圍接口(SPI)是用于促進(jìn)兩組件間的串行數(shù)據(jù)交換，其兩組件是指主組件及從組件。串行式交換數(shù)據(jù)涉及主從組件間一次一位的傳輸數(shù)據(jù)，且通常用于計(jì)算機(jī)系統(tǒng)，供中央處理單元(CPU)及許多外圍組件間的數(shù)據(jù)傳輸。在此情況，CPU作為主組件，而外圍組件作為從組件。逐位的數(shù)據(jù)傳輸被主組件的串行時(shí)鐘所限制，使得若串行時(shí)鐘低，則將會(huì)非常緩慢地傳輸大量數(shù)據(jù)。
傳輸數(shù)據(jù)的另一種手段，是通過一個(gè)并行接口。并行的數(shù)據(jù)交換涉及同時(shí)在多個(gè)傳輸路徑傳輸多個(gè)位。并行傳輸具有在一段既定時(shí)間內(nèi)允許較多位傳輸?shù)膬?yōu)勢(shì)，且因此具有較快的傳輸速率。然而，組件間的并行傳輸具有較復(fù)雜的連結(jié)方式的缺點(diǎn)，且通常需要短傳輸路徑，以最小化傳輸路徑間的干擾。
非易失性內(nèi)存組件(包含閃存組件)傳統(tǒng)上是利用一個(gè)并行接口傳輸數(shù)據(jù)。然而，近年來已在閃存設(shè)計(jì)中，使用串行外圍接口。使用串行外圍接口的閃存組件較不復(fù)雜，且可應(yīng)用于較小規(guī)模，其僅需要一個(gè)輸入端、一個(gè)輸出端、一個(gè)時(shí)鐘輸入端、一個(gè)芯片選擇端、一個(gè)應(yīng)用電壓，以用來程序化并讀取數(shù)據(jù)。
圖1是常規(guī)串行外圍接口閃存組件100的圖式。閃存組件100是一個(gè)16腳小型封裝(SOP)芯片，但其可以其它較多或較少引腳的型態(tài)提供。組件100包含一個(gè)保留信號(hào)端102、一個(gè)輸入電壓端104、一個(gè)額外電壓端106、及一個(gè)接地端108。組件100的串行外圍接口端包含一個(gè)芯片選擇輸入端110、一個(gè)輸出端112、一個(gè)時(shí)鐘信號(hào)輸入端114、以及一個(gè)輸入端116。剩余的各端為虛擬端118，不論內(nèi)存組件100的大小，都不與任何內(nèi)部存儲(chǔ)器部分連接。
圖2是示出常規(guī)串行外圍接口閃存組件100的操作的方框圖。組件100包含控制邏輯202，其連結(jié)以在輸入端110接收芯片選擇信號(hào)CS，以及在輸入端114接收串行時(shí)鐘信號(hào)SCLK。數(shù)據(jù)是通過輸入端116的一串行輸入SI輸入到一輸入/輸出位移緩存器204，并加載一數(shù)據(jù)緩沖器206，以在寫入內(nèi)存數(shù)組208前，暫存于其處。由地址緩存器210所提供的一個(gè)寫入地址，對(duì)應(yīng)于內(nèi)存數(shù)組208中的一個(gè)實(shí)體位置。內(nèi)存數(shù)組208的寫入地址的位置由一X譯碼器212及一Y譯碼器214來譯碼。狀態(tài)緩存器216提供串行外圍接口閃存組件200的目前狀態(tài)的表示。通過串行輸入SI的數(shù)據(jù)輸入，包含提供給控制邏輯202的一個(gè)操作指令?？刂七壿?02解譯此指令以決定是否應(yīng)運(yùn)作一個(gè)讀取、抹除、或程序化操作作為響應(yīng)。若控制邏輯202決定此操作需要一個(gè)高電壓(例如給一個(gè)寫入操作)，則傳送一個(gè)信號(hào)至高電壓產(chǎn)生器218，以初始化此高電壓操作。若此操作是一個(gè)數(shù)據(jù)讀取操作，無須高電壓，則Y譯碼器214及X譯碼器212決定欲從內(nèi)存數(shù)組208中讀出的數(shù)據(jù)的位置。在運(yùn)行讀取操作時(shí)，從內(nèi)存數(shù)組208讀出的數(shù)據(jù)會(huì)輸出至數(shù)據(jù)緩沖器206。此數(shù)據(jù)接著從數(shù)據(jù)緩沖器206傳輸至輸入/輸出位移緩存器204，該輸入/輸出緩存器204通過輸出端112，以串行時(shí)鐘信號(hào)SCLK每一周期一位的速率輸出數(shù)據(jù)。不管此操作的類型，數(shù)據(jù)將會(huì)以串行時(shí)鐘信號(hào)SCLK每一周期一位的速率進(jìn)行輸入或輸出。
圖3顯示與一個(gè)常規(guī)串行外圍接口閃存組件(例如組件100)的寫入操作相關(guān)聯(lián)的一組時(shí)鐘波形300。針對(duì)N個(gè)字節(jié)的程序化，位是通過串行輸入(SI)端116輸入。位是以串行時(shí)鐘信號(hào)SCLK每一周期一位的速率傳輸至數(shù)據(jù)緩沖器206。輸入位儲(chǔ)存在數(shù)據(jù)緩沖器206，直到芯片選擇信號(hào)CS上升。在芯片選擇信號(hào)CS上升后，儲(chǔ)存于數(shù)據(jù)緩沖器206的數(shù)據(jù)會(huì)傳輸至內(nèi)存數(shù)組208中。寫入時(shí)間與串行時(shí)鐘信號(hào)SCLK同步。若串行閃存組件具有低時(shí)鐘信號(hào)，則此組件將會(huì)具有低寫入效能。串行閃存組件可具有一快時(shí)鐘信號(hào)(例如在25-50MHz之間)。然而，許多使用者可能具有較低時(shí)鐘信號(hào)(例如1-5MHz之間)的老舊或便宜的系統(tǒng)。

發(fā)明內(nèi)容
本發(fā)明提供一種操作串行外圍接口閃存組件的方法，其包含對(duì)第一引腳運(yùn)行一并行模式指令，此第一引腳操作性耦接其內(nèi)存組件的一個(gè)輸入/輸出接口，導(dǎo)致此組件以并行數(shù)據(jù)傳輸模式操作；對(duì)此內(nèi)存組件的第二引腳施加一芯片選擇信號(hào)，以致能響應(yīng)其并行模式指令的操作；對(duì)此內(nèi)存組件的第三引腳施加一串行時(shí)鐘信號(hào)；對(duì)此第一引腳施加一讀取指令及一寫入指令之一；以及以對(duì)應(yīng)此串行時(shí)鐘信號(hào)的頻率，并行傳輸數(shù)據(jù)到第四引腳及其它引腳，該第四引腳及其它引腳操作性耦接輸入/輸出接口，其中當(dāng)此組件以串行模式操作時(shí)，數(shù)據(jù)僅以其頻率傳輸?shù)狡涞谒囊_。
本發(fā)明還提供一種半導(dǎo)體內(nèi)存組件，其包含一個(gè)輸入/輸出接口；一個(gè)串行數(shù)據(jù)傳輸輸入端，操作性耦接其輸入/輸出接口，以供接收一并行模式指令；一個(gè)時(shí)鐘信號(hào)輸入端，供接收一串行時(shí)鐘信號(hào)；一串行數(shù)據(jù)傳輸端，操作性耦接其輸入/輸出接口，作為一串行模式的一個(gè)單獨(dú)數(shù)據(jù)傳輸引腳，以其串行時(shí)鐘信號(hào)所決定的一個(gè)頻率，串行式傳輸數(shù)據(jù)；一個(gè)芯片選擇輸入端，供接收芯片選擇信號(hào)，以致能響應(yīng)其并行模式指令激活操作；多個(gè)虛擬輸入/輸出端，操作性并行連接其輸入/輸出接口，以其并行模式傳輸數(shù)據(jù)，以其串行時(shí)鐘信號(hào)所決定的頻率，與串行數(shù)據(jù)端的數(shù)據(jù)并行傳輸數(shù)據(jù)。
本發(fā)明更提供一種串行外圍接口閃存集成電路組件，其包含一個(gè)串行數(shù)據(jù)傳輸輸入端，供接收數(shù)據(jù)或指令輸入；一個(gè)時(shí)鐘信號(hào)輸入端，供接收串行時(shí)鐘信號(hào)；一個(gè)串行數(shù)據(jù)傳輸端，作為串行模式的一個(gè)單獨(dú)數(shù)據(jù)傳輸引腳，以其串行時(shí)鐘信號(hào)所決定的一個(gè)頻率，串行式傳輸數(shù)據(jù)；一個(gè)芯片選擇輸入端，供接收芯片選擇信號(hào)；至少一個(gè)電壓輸入端，供接收外加電壓；一個(gè)接地端，使其組件正確接地；以及多個(gè)虛擬輸入/輸出端，以并行模式傳輸數(shù)據(jù)，以其串行時(shí)鐘信號(hào)所決定的該頻率，與串行數(shù)據(jù)傳輸端的數(shù)據(jù)并行傳輸數(shù)據(jù)。
本發(fā)明的其它特征及優(yōu)點(diǎn)一部份將會(huì)在以下描述中提出，而一部份可從此描述輕易推及，或可從本發(fā)明的實(shí)施例中得知。本發(fā)明的特征及優(yōu)點(diǎn)將會(huì)在以下權(quán)利要求中所具體提出的組件及其結(jié)合方式實(shí)現(xiàn)。
需要知道的是，上述一般描述及以下的詳細(xì)描述均作為范例及用于解釋，并不限制所申請(qǐng)的本發(fā)明。
包含于說明書中的附圖部分描述本發(fā)明的一個(gè)實(shí)施例，與其描述共同解釋本發(fā)明的原理。


圖1是常規(guī)串行外圍接口閃存組件的圖式；圖2是顯示圖1中所顯示的常規(guī)串行外圍接口閃存組件的操作的方框圖；圖3顯示與圖1中所顯示的常規(guī)串行閃存組件的寫入操作相關(guān)聯(lián)的一組時(shí)序波形；圖4是本發(fā)明一實(shí)施例的一個(gè)串行閃存組件的圖式；圖5是顯示圖4中所顯示的串行閃存組件的操作的方框圖；
圖6A及6B是本發(fā)明傳輸數(shù)據(jù)進(jìn)出一個(gè)串行閃存組件的方法的流程圖；圖7示出與本發(fā)明的一個(gè)串行閃存組件的寫入操作相關(guān)聯(lián)的一組時(shí)序波形。
具體實(shí)施例方式
本發(fā)明的各實(shí)施例的參考詳述如下，伴隨圖式描述其中的一個(gè)范例。在圖式中相同附圖標(biāo)記在可能的情況下指的是相同或類似的組件。
本發(fā)明的各實(shí)施例提供一種串行外圍接口閃存組件，其包含一加速并行模式，以在較低時(shí)鐘的系統(tǒng)上提供較高的效能。圖4是本發(fā)明一實(shí)施例的一個(gè)串行外圍接口閃存組件400的圖式。串行閃存組件400是一個(gè)16腳小型封裝(SOP)芯片，但也可以其它更多或更少端點(diǎn)(引腳)的型態(tài)實(shí)施。組件400包含一個(gè)保留信號(hào)端402、一個(gè)輸入電壓端404、一個(gè)額外電壓端406、及一個(gè)接地端408。組件400的串行外圍接口端包含一個(gè)芯片選擇(CS)輸入端410、一個(gè)串行輸出(SO)端412、一個(gè)串行時(shí)鐘信號(hào)(SCLK)輸入端414、以及一個(gè)串行輸入(SI)端416。串行外圍接口閃存組件400更包含多個(gè)虛擬端418，其操作性連接串行外圍接口閃存組件400的一個(gè)輸入/輸出位移緩存器，且可用來并行傳輸數(shù)據(jù)。虛擬端420不操作連接(NC)串行外圍接口閃存組件400的任何功能單元。虛擬輸入/輸出端418及輸出端412共同包含串行外圍接口閃存組件400的并行輸入/輸出端(PO0-PO7)。
圖5是描述本發(fā)明一個(gè)實(shí)施例的串行外圍接口閃存組件400的功能單元的方框圖。控制邏輯502操作性連接以在CS輸入端410接收一個(gè)芯片選擇信號(hào)，以及在SCLK輸入端414接收一個(gè)串行時(shí)鐘信號(hào)SCLK。當(dāng)組件以串行模式操作時(shí)，數(shù)據(jù)及指令可通過串行輸入(SI)端416輸入，且數(shù)據(jù)可通過串行輸出(SO)端412輸出。當(dāng)串行外圍接口閃存組件400以并行模式操作時(shí)，數(shù)據(jù)也可通過虛擬輸入/輸出端418及串行輸出端412進(jìn)行輸入或輸出。
數(shù)據(jù)輸入到輸入/輸出位移緩存器504，并自其處輸出，輸入/輸出位移緩存器504操作性連接數(shù)據(jù)緩沖器506，供暫時(shí)存放打算從內(nèi)存數(shù)組508讀取或?qū)懭氲臄?shù)據(jù)。對(duì)應(yīng)于內(nèi)存數(shù)組508的一實(shí)體位置的一個(gè)寫入地址可通過一個(gè)地址緩存器510提供。內(nèi)存數(shù)組508的寫入地址的位置由X譯碼器512及Y譯碼器514進(jìn)行譯碼。狀態(tài)緩存器516提供串行外圍接口閃存組件400目前狀態(tài)的表示。
通過串行輸入端416輸入可包含從位移暫器504轉(zhuǎn)移到控制邏輯502的一個(gè)操作指令。接收后，控制邏輯502解譯此指令，以決定是否應(yīng)運(yùn)行一讀取、擦除、或?qū)懭氩僮?。而且，所接收的指令可表示一讀取或?qū)懭氩僮鲗?huì)以串行模式或并行模式操作。
如果控制邏輯502決定此操作需要一個(gè)高電壓(例如給一寫入操作)，則會(huì)傳送一信號(hào)給高電壓產(chǎn)生器518，提供高電壓操作。在以串行模式運(yùn)行寫入操作時(shí)，數(shù)據(jù)通過串行輸入端416輸入至輸入/輸出位移緩存器504，且加載數(shù)據(jù)緩沖器506，以在寫入內(nèi)存數(shù)組508前，先暫存于其處。數(shù)據(jù)的寫入地址通過地址緩存器510提供。所提供的寫入地址對(duì)應(yīng)至內(nèi)存數(shù)組508的實(shí)體位置。內(nèi)存數(shù)組508中寫入地址的實(shí)體位置，由X譯碼器512及Y譯碼器514進(jìn)行譯碼。接著數(shù)據(jù)會(huì)寫入內(nèi)存數(shù)組508的寫入地址。在串行模式中，數(shù)據(jù)通過串行輸入端416，以串行時(shí)鐘信號(hào)SCLK每一周期一位的速率進(jìn)行輸入。
如果寫入操作以并行模式運(yùn)行，則數(shù)據(jù)通過輸入/輸出端PO0-PO7輸入，其輸入/輸出端包含虛擬輸入/輸出端418及串行輸出端412，以串行時(shí)鐘信號(hào)SCLK每一周期八位(一字節(jié))的速率進(jìn)行輸入。
如果此操作是一數(shù)據(jù)讀取操作，其無須高電壓，則X譯碼器512及Y譯碼器514決定打算從內(nèi)存數(shù)組508讀取的數(shù)據(jù)的位置。在運(yùn)行讀取操作時(shí)，從內(nèi)存數(shù)組508讀取的數(shù)據(jù)會(huì)輸出至數(shù)據(jù)緩沖器506。數(shù)據(jù)接著從數(shù)據(jù)緩沖器506轉(zhuǎn)移到輸入/輸出位移緩存器504。在串行模式中，數(shù)據(jù)通過串行輸出端412，以串行時(shí)鐘信號(hào)SCLK每一周期一位的頻率，從位移緩存器504輸出。然而，如果組件400是并行模式運(yùn)行，則數(shù)據(jù)通過虛擬輸入/輸出端418及串行輸出端412，以串行時(shí)鐘信號(hào)SCLK每一周期八個(gè)位(一字節(jié))的頻率，從位移緩存器504輸出。
圖6A是本發(fā)明的串行外圍接口閃存組件400以并行模式寫入數(shù)據(jù)的方法的流程圖。開始此程序(步驟600)，且對(duì)輸入電壓端404施加一個(gè)電壓(步驟602)。對(duì)串行輸入端416施加一個(gè)并行模式指令，并儲(chǔ)存于數(shù)據(jù)緩沖器506(步驟604)?？刂七壿?02解譯并行模式指令，并在狀態(tài)緩存器516中，設(shè)定一內(nèi)部并行模式狀態(tài)位。當(dāng)外部運(yùn)作的芯片選擇信號(hào)CS處于一低邏輯電平(步驟606)，且運(yùn)行一寫入激活指令時(shí)，控制邏輯502在狀態(tài)緩存器516中，設(shè)定一寫入激活鎖存位，使數(shù)據(jù)并行寫入內(nèi)存數(shù)組508(步驟608)。對(duì)串行輸入端416運(yùn)行一“寫入”操作指令，并儲(chǔ)存于數(shù)據(jù)緩沖器506(步驟610)，且通過虛擬輸入/輸出端418及串行輸出端412傳輸數(shù)據(jù)(步驟612)至輸入/輸出位移緩存器504、加載數(shù)據(jù)緩沖器506、從地址緩存器510中分配一寫入地址、及寫入內(nèi)存數(shù)組508(步驟614)。
參考圖6A，如果寫入操作完成(步驟616)，只要對(duì)電壓端404施加電壓(步驟618)，則串行外圍接口閃存組件400將會(huì)維持并行模式。若操作尚未完成(步驟616)，則將再次傳輸此操作指令(步驟610)，以持續(xù)此操作，直到所選操作完成為止。
圖6B是本發(fā)明從串行外圍接口閃存組件400并行讀出數(shù)據(jù)的方法的流程圖。開始此程序(步驟620)，且對(duì)輸入電壓端404施加一個(gè)電壓(步驟622)。對(duì)串行輸入端416施加并行模式指令，并儲(chǔ)存于數(shù)據(jù)緩沖器506(步驟624)。控制邏輯502解譯并行模式指令，以設(shè)定內(nèi)部并行模式狀態(tài)位。當(dāng)外施的芯片選擇信號(hào)到達(dá)低邏輯電平(步驟626)時(shí)，對(duì)串行輸入端416運(yùn)行一“讀取”指令，并儲(chǔ)存在數(shù)據(jù)緩沖器506中(步驟628)?？刂七壿?02解譯此“讀取”指令，且X譯碼器512及Y譯碼器514決定將從內(nèi)存數(shù)組508讀出的數(shù)據(jù)的位置。數(shù)據(jù)從內(nèi)存數(shù)組508讀出(步驟630)、輸出至數(shù)據(jù)緩沖器506、并轉(zhuǎn)移至輸入/輸出位移緩存器，從其處數(shù)據(jù)通過虛擬輸入/輸出端418及串行輸出端412輸出數(shù)據(jù)(步驟632)。
參考圖6B，如果讀取操作完成(步驟634)，只要對(duì)電壓端404施加電壓，則串行外圍接口閃存組件400將會(huì)維持并行模式(步驟636)。如果讀取操作尚未完成(步驟634)，則將再次傳輸此操作指令(步驟628)，以持續(xù)此操作，直到所選操作完成為止。
圖7描述本發(fā)明一實(shí)施例與串行外圍接口閃存組件400的一寫入操作相關(guān)聯(lián)的一組時(shí)鐘波形700。此時(shí)鐘波形描述與芯片選擇信號(hào)CS、串行時(shí)鐘信號(hào)SCLK、串行輸入信號(hào)SI相關(guān)聯(lián)的波形、以及與并行傳輸于端PO0-PO7的數(shù)據(jù)相關(guān)聯(lián)的信號(hào)。當(dāng)芯片選擇信號(hào)SC降到一低邏輯狀態(tài)時(shí)，寫入操作開始。直到寫入一并行模式指令為止，以與并行數(shù)據(jù)傳輸PO0-PO7相關(guān)聯(lián)的信號(hào)作表示的虛擬輸入/輸出端418及串行輸出412具有高阻抗。指令位702通過串行輸入端416，以串行時(shí)鐘信號(hào)SCLK每一周期一位的速率傳輸。指令位702可表示一操作將會(huì)以并行模式進(jìn)行，且更可表示將要進(jìn)行的操作。指令位702傳輸至輸入/輸出位移緩存器504，并轉(zhuǎn)移至數(shù)據(jù)緩沖器506。數(shù)據(jù)704通過多個(gè)虛擬輸入/輸出端418及串行輸出端412，以串行時(shí)鐘信號(hào)SCLK每一周期一字節(jié)的速率轉(zhuǎn)移，直到芯片選擇回到一高邏輯電平，表示一寫入操作完成為止。
通過本發(fā)明在此公開的實(shí)施例，本領(lǐng)域技術(shù)人員應(yīng)該可以想到其它的實(shí)施例。本說明書及范例僅供示范，本發(fā)明的范圍及精神由以下權(quán)利要求書來限定。
權(quán)利要求
1.一種操作串行外圍接口閃存組件的方法，其包含對(duì)第一引腳施加一并行模式指令，該第一引腳操作性耦接該內(nèi)存組件的一個(gè)輸入/輸出接口，導(dǎo)致該組件以并行數(shù)據(jù)輸出模式操作；對(duì)該內(nèi)存組件的第二引腳施加一芯片選擇信號(hào)，以致能響應(yīng)該并行模式指令的操作；對(duì)該內(nèi)存組件的第三引腳施加一串行時(shí)鐘信號(hào)；對(duì)該第一引腳施加讀取指令及寫入指令之一；以及以對(duì)應(yīng)該串行時(shí)鐘信號(hào)的一個(gè)頻率，并行傳輸數(shù)據(jù)于第四引腳及其它引腳，該第四引腳及其它引腳操作性耦接該輸入/輸出接口，其中當(dāng)該組件以串行模式運(yùn)行時(shí)，數(shù)據(jù)僅以該頻率傳輸于該第四引腳。
2.如權(quán)利要求1所述的方法，更包含如果對(duì)該第一引腳施加該寫入指令時(shí)，則將一寫入激活鎖存位設(shè)定在該串行外圍接口閃存組件的狀態(tài)緩存器中。
3.如權(quán)利要求1所述的方法，更包含對(duì)該串行外圍接口閃存組件的第五引腳施加一電壓時(shí)，以致能在該并行模式下操作；以及從該串行外圍接口閃存組件的該第五引腳移除該外加電壓，以退出該并行模式。
4.如權(quán)利要求1所述的方法，更包含提供該內(nèi)存組件七個(gè)該些其它引腳。
5.如權(quán)利要求1所述的方法，更包含提供該內(nèi)存組件一個(gè)非易失性內(nèi)存數(shù)組，該非易失性內(nèi)存數(shù)組與該輸入/輸出接口操作性耦接。
6.一種半導(dǎo)體內(nèi)存組件，其包含輸入/輸出接口；串行數(shù)據(jù)傳輸輸入端，操作性耦接該輸入/輸出接口，以供接收并行模式指令；時(shí)鐘信號(hào)輸入端，供接收串行時(shí)鐘信號(hào)；串行數(shù)據(jù)傳輸端，操作性耦接該輸入/輸出接口，作為串行模式的一個(gè)單獨(dú)數(shù)據(jù)傳輸引腳，以該串行時(shí)鐘信號(hào)所決定的頻率，串行式傳輸數(shù)據(jù)；芯片選擇輸入端，供接收芯片選擇信號(hào)，以致能響應(yīng)該并行模式指令激活操作；多個(gè)虛擬輸入/輸出端，操作性并行連接該輸入/輸出接口，以該并行模式傳輸數(shù)據(jù)，以該串行時(shí)鐘信號(hào)所決定的該頻率，與該串行數(shù)據(jù)傳輸端的數(shù)據(jù)并行傳輸數(shù)據(jù)。
7.如權(quán)利要求6所述的半導(dǎo)體內(nèi)存組件，更包含內(nèi)存數(shù)組，操作性耦接該輸入/輸出接口。
8.如權(quán)利要求6所述的半導(dǎo)體內(nèi)存組件，其中可以該串行模式的該串行時(shí)鐘信號(hào)的每一周期一位的速率，通過該串行數(shù)據(jù)傳輸端從該內(nèi)存數(shù)組讀取數(shù)據(jù)。
9.如權(quán)利要求6所述的半導(dǎo)體內(nèi)存組件，其中可以該串行模式的該串行時(shí)鐘信號(hào)的每一周期一位的速率，通過該串行數(shù)據(jù)傳輸端將數(shù)據(jù)寫入該內(nèi)存數(shù)組。
10.如權(quán)利要求6所述的半導(dǎo)體內(nèi)存組件，其中從該內(nèi)存數(shù)組所讀取的數(shù)據(jù)，可以通過該多個(gè)虛擬輸入/輸出端及該串行數(shù)據(jù)輸出端，根據(jù)該串行時(shí)鐘信號(hào)的該頻率進(jìn)行并行傳輸。
11.如權(quán)利要求6所述的半導(dǎo)體內(nèi)存組件，其中數(shù)據(jù)可以通過該多個(gè)虛擬輸入/輸出端及該串行數(shù)據(jù)輸出端進(jìn)行并行傳輸，以該串行時(shí)鐘信號(hào)所決定的該頻率寫入該內(nèi)存數(shù)組。
12.一種串行外圍接口閃存集成電路組件，其包含串行數(shù)據(jù)傳輸輸入端，供接收數(shù)據(jù)或指令輸入；時(shí)鐘信號(hào)輸入端，供接收串行時(shí)鐘信號(hào)；串行數(shù)據(jù)傳輸端，作為串行模式的一個(gè)單獨(dú)數(shù)據(jù)傳輸引腳，以該串行時(shí)鐘信號(hào)所決定的頻率，串行式傳輸數(shù)據(jù)；芯片選擇輸入端，供接收芯片選擇信號(hào)；至少一個(gè)電壓輸入端，供接收外加電壓；接地端，使該組件正確接地；以及多個(gè)虛擬輸入/輸出端，以并行模式傳輸數(shù)據(jù)，以該串行時(shí)鐘信號(hào)所決定的該頻率，與該串行數(shù)據(jù)傳輸端的數(shù)據(jù)并行傳輸數(shù)據(jù)。
全文摘要
本發(fā)明提供一種串行外圍閃存組件，其使用多個(gè)虛擬輸入/輸出端，為較低串行時(shí)鐘的組件提供一個(gè)并行模式的選擇。在并行模式下，數(shù)據(jù)通過多個(gè)虛擬輸入/輸出端傳輸，以允許同時(shí)傳輸多個(gè)位，進(jìn)而改進(jìn)較低串行時(shí)鐘的數(shù)據(jù)傳輸率。
文檔編號(hào)G06F13/38GK1869963SQ20061008243
公開日2006年11月29日 申請(qǐng)日期2006年5月16日 優(yōu)先權(quán)日2005年5月26日
發(fā)明者陳漢松, 葉佳彥, 柏正豪, 林清淳 申請(qǐng)人:旺宏電子股份有限公司